PCIE và Công nghệ Intel
Giao thức PCI Express* (PCIe*) là giao thức nối tiếp có hiệu năng cao, có thể mở rộng và có tính năng cao với tốc độ truyền dữ liệu từ 2,5 gigatransfer mỗi giây (GT/giây) đến 16,0 GT/giây và hơn thế nữa. Intel cung cấp một sự kết hợp độc đáo giữa IP cứng và mềm để mang lại hiệu suất vượt trội và tính linh hoạt để tích hợp tối ưu.
- Ngăn xếp giao thức cứng PCI Express (các lớp liên kết giao dịch và dữ liệu)
- Lớp vật lý cứng (phần đính kèm trung bình vật lý và lớp con mã hóa vật lý)
- Khối logic mềm/cứng tùy chọn (công cụ DMA và ảo hóa I/O đơn gốc)
- Hỗ trợ tính năng cho VirtIO, ScalableIO và Bộ nhớ ảo được chia sẻ
- IP DMA đa kênh PCIe Express có sẵn để bổ sung cho IP cứng P-tile/H-tiile PCI Express
- IP chuyển mạch có khả năng thay đổi PCIe Express có sẵn để bổ sung cho IP cứng P-tile PCIe Express
Tính năng
Intel FPGA sở hữu trí tuệ (IP) cho PCI Express tiếp tục mở rộng khi tổ chức PCI-SIG cung cấp các thông số kỹ thuật thế hệ tiếp theo. Intel đã là thành viên của PCI-SIG từ năm 1992 và với mỗi thế hệ silicon mới, Intel tiếp tục tham gia vào các Hội thảo tuân thủ PCI-SIG để đảm bảo khả năng tương tác và tuân thủ các tiêu chuẩn ngành hiện tại.
Intel cung cấp FPGA IP dựa trên chức năng PCI Express IP dựa trên chức năng tương thích với Trình thiết kế nền tảng.
IP cứng P-Tile PCIe đã thông qua thành công sự kiện kiểm tra tuân thủ PCI-SIG vào tháng 8 năm 2019. Kết quả được đăng trên trang web của bộ tích hợp PCI-SIG.
Tính năng PCIe* cho IP cứng P-Tile:
- Ngăn xếp giao thức hoàn chỉnh bao gồm giao dịch, liên kết dữ liệu và các lớp vật lý được triển khai dưới dạng IP cứng
- Hỗ trợ nguyên bản lên đến Gen4x16 cho các chế độ điểm cuối và cổng gốc
- Khả năng phân kỳ cổng: bốn cổng gốc x4s, hai điểm cuối x8s
- Hỗ trợ chế độ bỏ qua TLP ở cả chế độ ngược dòng và hạ nguồn
- Hỗ trợ tải trọng tối đa lên đến 512B
- Hỗ trợ thẻ 10 bit cho bộ điều khiển x16 chỉ với 512 NRS nổi bật tối đa
- Refclk riêng biệt với Xung phổ trải rộng độc lập (SRIS)
- Refclk riêng biệt không có xung phổ trải (SRNS)
- Kiến trúc Refclk phổ biến
- Báo cáo lỗi nâng cao PCI Express (chỉ PF)
- Chỉ hỗ trợ trạng thái công suất D0 và D3 PCIe
- Phân luồng tại đầu thu
- Phát hiện hiện diện Retimers
Tính năng đa chức năng và ảo hóa:
- Hỗ trợ SR-IOV (8 PDF, 2K VF cho mỗi Điểm cuối)
- Hỗ trợ VirtIO thông qua giao diện đánh chặn cấu hình
- Hỗ trợ I/O có thể mở rộng và bộ nhớ ảo dùng chung (SVM) (trong tương lai)
- Dịch vụ điều khiển truy cập (ACS)
- Điều chỉnh định tuyến-ID thay thế (ARI)
- Đặt lại mức chức năng (FLR)
- Gợi ý xử lý TLP (TPH)
- Dịch vụ dịch địa chỉ (ATS)
- ID không gian địa chỉ xử lý (PasID)
Tính năng giao diện người dùng:
- Avalon® trực tuyến (Avalon-ST) /Avalon bộ nhớ được ánh xạ (Avalon-MM) giao diện phía người dùng
- Giao diện gói người dùng với tiêu đề, dữ liệu và tiền tố riêng
- Giao diện gói người dùng có thể xử lý lên đến hai TLP trong bất kỳ chu kỳ nhất định nào (chỉ chế độ x16)
- Lên đến 512 yêu cầu không được đăng xuất sắc (chỉ x16 lõi)
- Lên đến 256 yêu cầu không đăng ký chưa được đăng ký (lõi x8 và x4)
- Hỗ trợ chế độ IP cứng tự động
- Chế độ này cho phép IP cứng PCIe giao tiếp với Máy chủ trước khi cấu hình FPGA nhập vào chế độ người dùng hoàn tất.
- FPGA cấu hình lõi thông qua liên kết PCIe (Cập nhật CVP Init và CVP)
Tính năng gỡ lỗi IP:
- Bộ công cụ gỡ lỗi bao gồm các tính năng sau:
- Thông tin trạng thái giao thức và liên kết
- Khả năng gỡ lỗi cơ bản và nâng cao bao gồm truy cập đăng ký PMA và khả năng xem mắt.
Hỗ trợ trình điều khiển:
- Trình điều khiển thiết bị Linux*/Windows*
Bảng 1. Hỗ trợ thiết bị và Số lượng Khối IP PCI Express cứng
| Số lượng | khối IP PCI Express* tăng cường dòng thiết bị | Tốc độ liên kết PCI Express Thế hệ thứ 1 (2,5 GT/giây) |
Tốc độ liên kết PCI Express Thế hệ thứ 2 (5,0 GT/giây) |
Liên kết PCI Express Tốc độ thế hệ thứ 3 (5,0 GT/giây) |
Liên kết PCI Express Tốc độ thế hệ 4 (5,0 GT/giây) |
Tốc độ liên kết PCI Express Thế hệ thứ 5 (5,0 GT/giây) |
|---|---|---|---|---|---|---|
| ® Intel Agilex 7 | 1 đến 3 trên mỗi thiết bị | ✓ | ✓ | ✓ | ✓ | ✓ |
| Intel® Stratix® 10 | 1 đến 4 trên mỗi thiết bị | ✓ | ✓ | ✓ | ✓ | |
| Intel® Arria® 10 | 1 đến 4 trên mỗi thiết bị | ✓ | ✓ | ✓ | ||
| Intel® Cyclone® 10 | 1 trên mỗi thiết bị | ✓ | ✓ | |||
| Stratix® V | 1 đến 4 trên mỗi thiết bị | ✓ | ✓ | ✓ | ||
| Arria® V | 1 hoặc 2 trên mỗi thiết bị | ✓ | ✓ | |||
| Intel® Cyclone® 10 GX | 1 trên mỗi thiết bị | ✓ | ✓ | |||
| Cyclone® V GT | 2 trên mỗi thiết bị | ✓ | ✓ | |||
| Cyclone® V GX | 1 hoặc 2 trên mỗi thiết bị | ✓ | ||||
| Stratix® IV | 2 đến 4 mỗi thiết bị | ✓ | ✓ | |||
| Cyclone® IV GX | 1 trên mỗi thiết bị | ✓ | ||||
| Arria® II GZ | 1 trên mỗi thiết bị | ✓ | ✓ | |||
| Arria® II GX | 1 trên mỗi thiết bị | ✓ |
Bảng 2. Hỗ trợ tính năng và cấu hình thiết bị
Loại giao diện |
Avalon®-ST |
Avalon-MM |
Avalon-MM với DMA |
SR-IOV |
CvP / PRoP |
|
|---|---|---|---|---|---|---|
Thiết bị/Cấu hình |
|
|||||
® Intel Agilex 7 |
Endpoint Cổng gốc |
Lên đến Gen4 x16 Lên đến Gen4 x16 |
Lên đến Gen4 x16 Lên đến Gen4 x16 |
Lên đến Gen4 x16 - |
Có sẵn - |
Lên đến Gen4 x16: Init CvP - |
Intel® Stratix® 10 |
Endpoint Cổng gốc |
Lên đến Gen4 x16 Lên đến Gen4 x16 |
Lên đến Gen4 x16 Lên đến Gen4 x16 |
Lên đến Gen4 x16 - |
Có sẵn - |
Lên đến Gen4 x16: Init CvP - |
Intel® Arria® 10 |
Endpoint Cổng gốc |
Lên đến Thế hệ thứ 3 x8 Lên đến Thế hệ thứ 3 x8 |
Lên đến Thế hệ thứ 3 x4 Lên đến Thế hệ thứ 3 x4 |
Gen1 x8, Gen2 x4, Gen2 x8, Gen3 x2, Gen3 x4, Gen3 x8 - |
Có sẵn - |
Lên đến Gen3 x8: CvP và PRoP - |
Intel® Cyclone® 10 GX |
Endpoint Cổng gốc |
Lên đến Gen2 x4 Lên đến Gen2 x4 |
Lên đến Gen2 x4 Lên đến Gen2 x4 |
Thế hệ thứ 2 x4 - |
- - |
Lên đến Gen2 x4: CvP và PRoP - |
Stratix® V |
Endpoint Cổng gốc |
Lên đến Thế hệ thứ 3 x8 Lên đến Thế hệ thứ 3 x8 |
Lên đến Thế hệ thứ 3 x4 Lên đến Thế hệ thứ 3 x4 |
Gen1 x8, Gen2 x4, Gen2 x8 Thế hệ thứ 3 x2, Gen3 x4, Gen3 x8 - |
Có sẵn - |
Thế hệ thứ 1: Cập nhật CvP Init và CvP Thế hệ thứ 2: Cập nhật CvP Init và CvP - |
Arria® V GZ |
Endpoint Cổng gốc |
Lên đến Thế hệ thứ 3 x8 Lên đến Thế hệ thứ 3 x8 |
Lên đến Thế hệ thứ 3 x4 Lên đến Thế hệ thứ 3 x4 |
Gen1 x8, Gen2 x4, Gen2 x8 Thế hệ thứ 3 x2, Gen3 x4, Gen3 x8 - |
- - |
Thế hệ thứ 1: Cập nhật CvP Init và CvP Thế hệ thứ 2: Cập nhật CvP Init và CvP - |
Arria® V |
Endpoint Cổng gốc |
Lên đến Gen1 x8 và Gen2 x4 Lên đến Gen1 x8 và Gen2 x4 |
Lên đến Gen1 x8 và Thế hệ thứ 1: Cập nhật CvP Init và CvP Lên đến Gen1 x8 và Thế hệ thứ 2 x4 (không có x2) |
Gen1 x8, Gen2 x4 - |
- - |
Lên đến Gen1 x8 và Gen2 x4 Thế hệ thứ 2: Init CvP - |
Cyclone® V |
Endpoint Cổng gốc |
Lên đến Gen2 x4 Lên đến Gen2 x4 |
Lên đến Gen2 x4 (không có x2) Lên đến Gen2 x4 (không có x2) |
Thế hệ thứ 2 x4 - |
- - |
Lên đến Gen2 x4 Thế hệ thứ 1: Cập nhật CvP Init và CvP Thế hệ thứ 2: Init CvP - |
- CvP – Cấu hình thông qua giao thức
- PRoP – Định cấu hình lại một phần qua PCI Express
- SR-IOV – Ảo hóa I/O gốc đơn
- DMA - Truy cập bộ nhớ trực tiếp
Chỉ số chất lượng IP
| Basics | |
|---|---|
| IP năm được phát hành lần đầu tiên | 2005 |
| Phiên bản mới nhất của phần mềm Intel® Quartus® Prime được hỗ trợ | 20.2 |
| Tình trạng | Sản xuất |
| Sản phẩm phân phối | |
Các sản phẩm phân phối của khách hàng bao gồm những điều sau: Tập tin thiết kế (mã nguồn được mã hóa hoặc netlist sau tổng hợp) Hạn chế thời gian và/hoặc bố trí Tài liệu có kiểm soát phiên bản |
Y cho tất cả, ngoại trừ việc cung cấp tệp Readme |
| Bất kỳ sản phẩm phân phối bổ sung nào của khách hàng được cung cấp với IP | Mẫu thử nghiệm và thiết kế |
| GUI tham số hóa cho phép người dùng cuối cấu hình IP | Y |
| Lõi IP được bật để hỗ trợ Intel® FPGA IP Evaluation Mode trợ | Y |
| Ngôn ngữ nguồn | Verilog |
| Ngôn ngữ Testbench | Verilog |
| Trình điều khiển phần mềm được cung cấp | Y |
| Hỗ trợ Hệ điều hành Trình điều khiển | Linux/Windows |
| Thực hiện | |
| Giao diện người dùng | Avalon® phát trực tuyến, Avalon bộ nhớ được ánh xạ |
| Siêu dữ liệu IP-XACT | N |
| Xác minh | |
| Hỗ trợ trình mô phỏng | NCSim, ModelSim, VCS |
| Phần cứng đã được xác thực | Intel® Arria® 10, Intel® Stratix® 10 |
| Thử nghiệm tuân thủ tiêu chuẩn ngành được thực hiện | Y |
| Nếu có, (các) thử nghiệm nào? | PCI-SIG |
| Nếu có, trên thiết Intel FPGA thiết bị nào? | Intel Stratix 10 GX L-Tile, Intel Stratix 10 GX H-Tile, Intel Stratix 10 DX P-Tile |
| Nếu có, ngày được thực hiện | Tháng 8 năm 2019 (Intel Stratix 10 FPGA P-Tile) |
| Nếu không, nó có được lên kế hoạch không? | N/A |
| Khả năng liên tác | |
| IP đã trải qua thử nghiệm khả năng liên tác | Y |
| Nếu có, trên đó Intel FPGA thiết bị khác | Intel Stratix 10 GX L-Tile/H-Tile, Intel Stratix 10 DX P-Tile |
| Các báo cáo về khả năng liên tác có sẵn | Y |
Tìm IP bạn cần cho Intel FPGAs, SoC và ASIC có cấu trúc
Để biết danh sách đầy đủ về Intel và IP của bên thứ ba, vui lòng truy cập trang Tìm IP.
Để được hỗ trợ kỹ thuật trên lõi IP này, vui lòng truy cập Trung tâm hỗ trợ IP PCI Express. Bạn cũng có thể tìm kiếm các chủ đề liên quan về chức năng này trong Trung tâm tri thức.
Tiêu chuẩn giao thức