Tại sao tôi không thể đặt Intel® Stratix® 10 phân vùng FPGA liền kề với I/O Bank của Giao diện EMIF/PHY Lite/LVDS, xuất và tái sử dụng chúng trong một dự án khác?

Do sự cố trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 18.0 trở xuống, khi một phân vùng được đặt trong vùng đồng hồ hàng liền kề với giao diện EMIF / PHY Lite / LVDS trong một dự án (hoặc trong dự án nhà phát triển) và được sử dụng lại bằng cách sử dụng gán QDB_FILE_PARTITION vào một dự án khác (hoặc vào dự án tiêu dùng), Bạn sẽ thấy lỗi nội bộ sau:

Lỗi nội bộ: Hệ thống con: LAB, Tập tin: /quartus/legality/lab/lab_nd_config_creator_module.cpp, Dòng: 1006

• Hộp màu xanh lá cây trong Hình xác định một khu vực đồng hồ. 1
• Vùng đồng hồ hàng là một nửa xung nhịp toàn ngành và một hàng LAB cao, được biểu thị bằng hộp chấm đỏ trong Hình. 1
  • Trong dự án người tiêu dùng, nếu phân vùng được tái sử dụng có vị trí trong khu vực này, bạn có thể thấy lỗi nội bộ ở trên.

Để khắc phục sự cố này, sử dụng vùng khóa logic trong dự án nhà phát triển để tránh đặt phân vùng trong vùng đồng hồ hàng liền kề với giao diện EMIF/PHY Lite/LVDS.

• Trong dự án dành cho nhà phát triển, hãy sử dụng các ràng buộc vùng khóa logic để hạn chế vị trí của phân vùng được xuất sang nửa cung xung nhịp cách xa giao diện EMIF/PHY Lite/LVDS hoặc ngân hàng I/O (hạn chế bên ngoài vùng màu vàng được tô sáng). Biên dịch và xuất phân vùng ở giai đoạn cuối.
• Trong dự án người tiêu dùng, phân vùng đã xuất, khi được sử dụng lại, sẽ duy trì vị trí được xác định trong dự án nhà phát triển.

Sự cố này dự kiến sẽ được khắc phục trong phiên bản tương lai của Phần mềm phiên bản Intel® Quartus® Prime Pro.