ID bài viết: 000087358 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 04/05/2018

Tại sao tôi không thể biên dịch Intel® Stratix® phân vùng 10 được xuất từ dự án khác với cấp độ cao nhất khác?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Do sự cố trong Phần mềm Intel® Quartus® Prime Pro phiên bản 18.0 hoặc cũ hơn, khi hai phân vùng được biên dịch trong hai dự án khác nhau với top_level_1.sv và top_level_2.sv, và được sử dụng lại bằng cách sử dụng bài tập QDB_FILE_PARTITION vào dự án thứ ba với top_level_3.sv, bạn sẽ thấy Lỗi nội bộ sau vì khu vực đồng hồ hàng chồng lên:

    Lỗi nội bộ: Hệ thống con: VPR20KMAIN, Tập tin: /quartus/fitter/vpr20k/altera_arch_common/altera_arch_re_network_routing_constraints.cpp

    Ba tệp cấp cao nhất, top_level_1.sv, top_level_2.sv và top_level_3.sv là từ 3 thiết kế khác nhau, và mỗi thiết kế khác nhau về giao diện ngoại vi, khối thiết kế được sử dụng, v.v. Vì vậy, dự án nhà phát triển (dự án với top_level_1.sv và top_level_2.sv), nơi phân vùng được biên dịch và xuất khẩu từ, không có thông tin toàn diện về dự án người tiêu dùng (dự án có top_level_3.sv) mà hai phân vùng đã xuất được sử dụng lại.

    • Khu vực đồng hồ được định nghĩa bởi hộp màu xanh lá trong Hình. 1
    • Vùng đồng hồ hàng là chiều rộng nửa đồng hồ và một hàng LAB được biểu thị bằng hộp chấm đỏ trong Hình. 1
      • Trong một dự án của người tiêu dùng, khi hai phân vùng được tái sử dụng chồng lên nhau trong khu vực này, bạn sẽ thấy Lỗi nội bộ nêu trên

     

    Độ phân giải

    Để giải quyết vấn đề này, hãy sử dụng khu vực khóa logic trong dự án nhà phát triển để tránh có hai phân vùng được tái sử dụng làm phân vùng giống nhau trong dự án người tiêu dùng.

    Ví dụ:

    • Từ dự án người tiêu dùng nơi hai phân vùng sẽ được sử dụng lại, xác định vị trí xấp xỉ của phân vùng màu vàng và tím. Chọn các ràng buộc khóa logic cho hai phân vùng sao cho không có sự chồng chéo của vùng đồng hồ hàng.
    • Trong dự án nhà phát triển, với top_level_1.sv, sử dụng các hạn chế vùng khóa logic được xác định từ dự án người tiêu dùng cho phân vùng màu tím, sau đó biên dịch và xuất phân vùng ở giai đoạn cuối.
    • Trong dự án nhà phát triển, với top_level_2.sv, sử dụng các hạn chế vùng khóa logic được xác định từ dự án người tiêu dùng cho phân vùng màu vàng, sau đó biên dịch và xuất phân vùng ở giai đoạn cuối.
    • Phân vùng đã xuất, khi được sử dụng lại trong dự án người tiêu dùng, với top_level_3.sv, sẽ duy trì vị trí được xác định trong các dự án nhà phát triển sử dụng các hạn chế khóa logic không chồng chéo.

     

    Vấn đề này được lên lịch sẽ được khắc phục trong phiên bản phần mềm Intel® Quartus® Prime Pro trong tương lai.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.