Do có vấn đề trong phần mềm Quartus® II phiên bản 10.0, 10.0 SP1, 10.1 và 10.1 SP1, bạn có thể thấy cảnh báo quan trọng này khi triển khai siêu chức năng ALTLVDS_TX sử dụng chế độ PLL bên ngoài. Khi sử dụng chế độ PLL ngoài, bạn cần thêm thanh ghi trong RTL trước cổng tx_in và các thanh ghi đó phải được đếm nhịp với đầu ra PLL được sử dụng làm "song song" hoặc "coreclk" tốc độ chậm tương đương với tốc độ dữ liệu chia cho hệ số nối tiếp.
Sự cố này xảy ra nếu bạn bật tùy chọn Sử dụng PLL bên ngoài trên trang Chung của Trình quản lý Trình cắm ALTLVDS_TX MegaWizard™ sau khi bạn chọn tx_coreclock hoặc tx_inclock làm giá trị cho cổng đầu vào 'tx_in' đăng ký sử dụng tham số trên trang Cài đặt Tần số/PLL. Do vấn đề trong phần mềm Quartus II, tệp biến thể ALTLVDS_TX có thể được viết không chính xác để đồng hồ tốc độ cao từ PLL được kết nối với thanh ghi. Điều này có thể vi phạm Fmax mạng đồng hồ cho thiết bị.
Để xác minh xem thiết kế của bạn có bị ảnh hưởng bởi vấn đề này hay không, hãy mở tệp biến thể và tìm kiếm tham số sau hoặc chung:
- Verilog HDL (trong phần defparam):
ALTLVDS_TX_component.registered_input - VHDL (trong phần BẢN ĐỒ CHUNG):
registered_input
Tham số chính xác nên là khi OFF sử dụng chế độ PLL ngoài. Giá trị có thể được đặt không chính xác thành TX_CORECLOCK hoặc TX_INCLOCK.
Để khắc phục vấn đề này, hãy làm theo các bước sau:
- Mở tệp ALTLVDS_TX varation bằng Trình quản lý Trình cắm MegaWizard
- Trên trang Chung, tắt tùy chọn Sử dụng PLL ngoài
- Trên trang cài đặt Tần số/PLL , tắt cổng đầu vào 'tx_in' của Đăng ký tùy chọn bằng cách sử dụng
- Quay trở lại trang Chung và bật lại tùy chọn Sử dụng PLL bên ngoài
- Nhấp vào Hoàn tất để những thay đổi này được thực hiện cho tệp biến thể
Vấn đề này đã được khắc phục bắt đầu với phần mềm Quartus II phiên bản 11.0.