Do có vấn đề trong phần mềm Quartus® II phiên bản 14.0 Intel® Arria® phiên bản FPGA 10, bạn có thể thấy các vi phạm giữ nhỏ. Những điều này xảy ra do định tuyến nhanh chóng của Intel Arria 10.
Để giải quyết vấn đề này, hãy hạn chế yêu cầu giữ trong quá trình lắp thiết kế của bạn bằng cách thêm các hạn chế sau vào Hạn chế thiết kế Synopsys của bạn (. Tập tin SDC:
set quartus_exe $::TimeQuestInfo(nameofexecutable)
if { $quartus_exe == "quartus_fit" } {
post_message -type thông tin "Giữ quá giới hạn"
set_clock_uncertainty 0.20 –add –hold –enable_same_physical_edge \
-from [get_clocks {clk}] –to [get_clocks {clk}]
}
Điều này cung cấp cho bộ chỉnh một yêu cầu chặt chẽ hơn trong khi vẫn sử dụng yêu cầu giữ chính xác để đăng xuất thời gian.
Hạn chế này chỉ nên được thêm vào khi cần thay vì trên toàn cầu và cũng có thể được áp dụng cho các đường dẫn cụ thể thay vì toàn bộ tên miền đồng hồ. Nếu điều này không khắc phục các vi phạm giữ của bạn, các giá trị lớn hơn có thể vượt quá giới hạn đường dẫn vi phạm.