ID bài viết: 000085048 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 21/01/2015

Làm cách nào để triển khai và kết nối giữa Altera_PLL bên ngoài và ALTLVDS_RX có bật Căn chỉnh pha động (DPA)?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • ALTLVDS_RX
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Khi sử dụng ALTLVDS_RX ở chế độ PLL ngoại vi có bật DPA trong phần mềm Quartus® II phiên bản 12.1 trở lên, bạn sẽ nhận được lỗi trong Phân tích và Tổng hợp như hình dưới đây:

    Lỗi: Nút khối SERDES DPA \'lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|lvds_rx_dpa3\' không được kết nối đúng cách trên cổng \'DPACLKIN\'. Nó phải được kết nối với một trong các cổng hợp lệ được liệt kê bên dưới.
    Thông tin: Có thể kết nối với cổng PHOUT của arriav_pll_dpa_output WYSIWYG
    Thông tin: Có thể kết nối với cổng OUTCLK của generic_pll WYSIWYG

    Điều này ảnh hưởng đến các thiết bị Arria® V và Stratix® V.

    Độ phân giải

    Sửa đổi thiết kế của bạn khi sử dụng siêu chức năng ALTLVDS_RX ở chế độ PLL bên ngoài với DPA được bật bằng cách tải xuống tài liệu Hướng dẫn này và tệp example-project.zip.

    Trước tiên, bạn sẽ cần hoàn thành các bước để triển khai ALTLVDS_RX và ALTLVDS_TX với chế độ PLL bên ngoài như được mô tả trong giải pháp liên quan bên dưới.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 9 sản phẩm

    FPGA Arria® V GT
    FPGA Stratix® V E
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Stratix® V GX
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA Stratix® V GS
    FPGA Stratix® V GT

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.