ID bài viết: 000084992 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 16/05/2014

Thông Altera số kỹ thuật tăng và giảm thời gian rơi cho tín hiệu đầu vào JTAG TCK, TMS và TDI không?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Altera® cung cấp thông số kỹ thuật thời gian tăng và giảm cho tín hiệu đầu vào JTAG TCK, TMS và TDI.

Bạn có thể tham khảo Tỷ lệ biên tín hiệu đầu vào Sách trắng hướng dẫn (PDF) để biết thêm hướng dẫn về chủ đề này.

Bài viết liên quan

Các sản phẩm liên quan

Bài viết này áp dụng cho 38 sản phẩm

FPGA Cyclone® V GX
FPGA Arria® V GZ
FPGA Stratix® V GS
FPGA Stratix® II GX
FPGA Stratix® II
FPGA Arria® V GX
FPGA Stratix® V GT
FPGA Arria® V GT
Thiết bị ASIC HardCopy™ III
FPGA Stratix® III
FPGA Stratix® IV GX
FPGA Arria® II GX
FPGA Arria® II GZ
FPGA Stratix® IV GT
FPGA Cyclone® V E
FPGA Stratix® V E
FPGA Stratix®
CPLD MAX® V
FPGA Stratix® GX
FPGA Arria® GX
FPGA SoC Cyclone® V SX
FPGA SoC Cyclone® V ST
Thiết bị ASIC HardCopy™ IV GX
FPGA SoC Cyclone® V SE
FPGA Cyclone® IV E
FPGA SoC Arria® V SX
FPGA SoC Arria® V ST
FPGA Cyclone®
CPLD MAX® II
CPLD MAX® II Z
Thiết bị ASIC HardCopy™ IV E
FPGA Cyclone® III LS
FPGA Stratix® IV E
FPGA Cyclone® V GT
FPGA Cyclone® III
FPGA Stratix® V GX
FPGA Cyclone® IV GX
FPGA Cyclone® II

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.