ID bài viết: 000084779 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 13/05/2014

Thông số kỹ thuật thời gian tăng và giảm được đề xuất cho các thiết Altera® đề xuất là gì?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Tất cả các dòng Altera mới hơn không có thông số kỹ thuật tăng hoặc giảm thời gian trong bảng dữ liệu. Tham khảo Sách trắng Hướng dẫn tốc độ biên tín hiệu đầu vào (PDF ).

Giữ các bóng bán dẫn ở khu vực tuyến tính sẽ gây ra hiện tại vẽ cao hơn bình thường nhưng sẽ không gây hư hỏng cho thiết bị.

Khi cạnh xung giờ đầu vào chậm, nó có thể nhận được quá nhiều tiếng ồn chuyển đổi trên bo mạch và trên thiết bị để có thể có các vấn đề về tính toàn vẹn tín hiệu, chẳng hạn như kích hoạt sai do tiếng ồn quá mức trên cạnh chậm của đồng hồ.

Khi cạnh xung nhịp nhanh, năng lượng nhiễu do xung nhịp nhấc lên sẽ không đủ mạnh để gây ra sự cố logic như kích hoạt sai. Thời gian tăng/giảm tối đa của đồng hồ phụ thuộc vào ứng dụng.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix®

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.