Trong phần mềm Quartus® II phiên bản 7.1, đã biết có vấn đề với các tệp giới hạn thời gian siêu chức năng ALTMEMPHY (ở định dạng SDC). Những vấn đề này ảnh hưởng đến thời gian đóng cửa cho Stratix® II thiết kế thực hiện nhiều bộ điều khiển bộ nhớ với tùy chọn Sử dụng đầu ra đồng hồ PLL chuyên dụng để kích hoạt đồng hồ bộ nhớ ổ đĩa. Để thực hiện phân tích thời gian chính xác cho nhiều bộ điều khiển DDR (hoặc khởi tạo ALTMEMPHY), thêm tệp SDC bổ sung vào dự án của bạn thiết lập chính xác đồng hồ cho tất cả các khởi tạo.
Trong ví dụ dưới đây, một thiết kế có hai phiên bản MegaCore® bộ điều khiển hiệu suất cao DDR2/DDR với tên gói của core1 và core2. Trình quản lý Trình cắm MegaWizard® tạo hai tệp, core1_phy_ddr_timing.sdc và core2_phy_ddr_timing.sdc để hạn chế giao diện bộ nhớ. Nếu thiết kế của bạn khởi động siêu chức năng ALTMEMPHY trực tiếp (với bộ điều khiển của riêng bạn), tên tệp sẽ không bao gồm _phy một phần của tên tệp.
Thiết kế yêu cầu một tệp SDC mới altemphy_general.sdc có chứa các hạn chế sau:
set pll_inclk *core1_phy_alt_mem_phy_sii_inst|clk|*|altpll_component|pll|inclk\[0\]
foreach_in_collection c [get_pins -compatibility_mode ] { }
set pll_ref_clk [get_node_info -name ]
create_clock -period 10.000
set pll_inclk *core2_phy_alt_mem_phy_sii_inst|clk|*|altpll_component|pll|inclk\[0\]
foreach_in_collection c [get_pins -compatibility_mode ] { }
set pll_ref_clk [get_node_info -name ]
create_clock -period 10.000
Ví dụ này cho thấy hai lần tức thì của bộ điều khiển/PHY. Đối với thiết kế của bạn, hãy tạo một tệp SDC tương tự giúp hạn chế chính xác đồng hồ. Đối với mỗi bộ điều khiển/PHY, thay đổi tên trong các lệnh SDC nêu trên để khớp với tên tức thì của bạn và thay đổi khoảng thời gian đồng hồ trong dòng create_clock để khớp với khoảng thời gian của đồng hồ tham chiếu được cung cấp cho siêu chức năng ALTMEMPHY. Đối với các thiết kế có nhiều hơn hai lần khởi tạo, lặp lại 4 dòng bắt buộc cho mỗi phiên bản.