Đối với các thiết kế Stratix® II triển khai MegaCore® Bộ điều khiển hiệu suất cao DDR2 SDRAM hoặc siêu năng lực ALTMEMPHY sử dụng đầu ra PLL chuyên dụng để điều khiển chân đầu vào xung nhịp bộ nhớ ngoài, phần mềm Quartus® II có thể báo cáo biên thời gian tiêu cực cho mối quan hệ thời gian nhấp nháy xung nhịp (DQS so với CK). Chức năng này sử dụng đầu ra PLL khi sử dụng đầu ra PLL chuyên dụng để điều khiển tùy chọn đồng hồ bộ nhớ được bật trên trang Cài đặt PHY của Trình quản lý MegaWizard® Plug-In.
Thiết bị bộ nhớ ngoài yêu cầu tín hiệu CK/CK# và DQS đến cùng một lúc trong /- tDQSS. Các lệnh thời gian siêu chức năng ALTMEMPHY kiểm tra xem những yêu cầu này có được đáp ứng không. Khi bạn sử dụng đầu ra PLL chuyên dụng để tạo ra đồng hồ bộ nhớ, độ trễ tCO trên các chân đầu ra CK/CK# có thể nhỏ hơn độ trễ đầu ra DQS strobe. Sự khác biệt độ trễ này có thể dẫn đến vi phạm thời gian đối với DQS so với mối quan hệ thời gian CK.
Bạn có thể khắc phục các vi phạm thời gian này bằng cách điều chỉnh cài đặt chuyển pha trên đầu ra PLL được sử dụng để điều khiển đầu ra CK/CK#. Trong Stratix II ALTMEMPHY, bộ đếm đầu ra c3 trên PLL tạo ra đầu ra CK/CK#. Quy trình sau mô tả các bước cần thiết.
- Tính trung bình của thiết lập và số lần chờ giữ được báo cáo cho DQS so với mối quan hệ thời gian CK.
- Xác định sự dịch chuyển pha PLL bổ sung cần thiết để cân bằng thiết lập và giữ các lần chờ.
- Sử dụng Trình quản lý Trình cắm MegaWizard để chỉnh sửa phiên bản ALTPLL Megafunction _phy_alt_mem_phy_pll_sii.
- Điều chỉnh cài đặt chuyển đổi pha cho đầu ra bộ đếm PLL thích hợp dựa trên kết quả của bạn từ bước 2.
- Tái tạo phiên bản siêu chức năng PLL.
- Biên dịch lại thiết kế và xác minh tất cả các số liệu chưa công nhận thời gian là tích cực.