ID bài viết: 000078585 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 20/11/2013

Tại sao avl_ready bị kẹt thấp trong bộ điều khiển dựa trên DDR3 UniPHY của tôi trong Quartus® II 12.0SP2?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Trong phần mềm Quartus® II phiên bản 12.0SP2, tính năng theo dõi DQS được kích hoạt cho các bộ điều khiển DDR3 hoạt động trên 533MHz ở Stratix® V và 450MHz trong Arria® V. Khi bật theo dõi DQS, trình quản lý theo dõi bộ tuần tự (sequencer_trk_mgr.sv) được tạo ra để kiểm soát theo dõi.

    Có vấn đề trong tệp sequencer_trk_mgr.sv trong đó tín hiệu cfg_num_dqs chỉ 3 bit và có thể hỗ trợ tối đa 7 nhóm DQS. Đối với giao diện DDR3 là 64-bit (8 nhóm DQS) hoặc 128-bit (16 nhóm DQS), trình quản lý theo dõi bộ tuần tự sẽ khóa, khiến tín hiệu sẵn sàng cho bus Avalon avl_ready bị kẹt thấp.

     

     

    Độ phân giải

    Sự cố này đã được khắc phục Intel® Quartus® Prime phiên bản 12.1.

    Bài viết liên quan

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 13 sản phẩm

    FPGA Stratix® V GX
    FPGA Arria® V GT
    FPGA Arria® V GX
    FPGA Arria® V GZ
    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX
    FPGA Stratix® III
    FPGA Stratix® V GT
    FPGA Stratix® IV E
    FPGA Stratix® IV GT
    FPGA Stratix® IV GX
    FPGA Stratix® V E
    FPGA Stratix® V GS

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.