Ví dụ này mô tả thiết kế bộ bổ sung hệ số nhân có ký 16 bit với thanh ghi đường ống trong Verilog HDL. Các công cụ tổng hợp có thể phát hiện các thiết kế bổ trợ nhân trong mã HDL và tự động suy luận về altmult_add năng suất cao để mang lại kết quả tối ưu.
Tải xuống các tệp được sử dụng trong ví dụ này:
Việc sử dụng thiết kế này được điều chỉnh và tuân theo các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel®.
Bảng 1. Danh sách cổng bổ trợ nhân có chữ ký
| Mô tả loại | tên | cổng |
|---|---|---|
dataa[15:0], datab[15:0], y datac[15:0], dữ liệu[15:0] |
Nhập | Đầu vào dữ liệu 16 bit |
| Đồng hồ | Nhập | Đầu vào đồng hồ |
| aclr | Nhập | Đầu vào rõ ràng không đồng bộ |
| kết quả[32:0] | Ra | Đầu ra dữ liệu 33 bit |