Ví dụ này mô tả hệ số nhân có chữ ký 8 bit với I/O đã đăng ký trong Verilog HDL. Các công cụ tổng hợp phát hiện các thiết kế nhân trong mã HDL và suy lpm_mult năng của bạn.
Tải xuống các tệp được sử dụng trong ví dụ này:
Việc sử dụng thiết kế này được điều chỉnh và tuân theo các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel®.
Bảng 1. Danh sách cổng nhân đã ký
Tên cổng |
Loại |
Mô tả |
---|---|---|
a[7:0], |
Nhập |
Đầu vào dữ liệu đã đăng ký 8 bit cho đơn vị nhân. Dữ liệu đầu vào được nạp vào hệ số nhân trên mỗi chu kỳ đồng hồ. |
Clk |
Nhập |
Đồng hồ. |
ra[15:0] |
Ra |
Đầu ra có chữ ký 16 bit của đơn vị nhân. |