Ví dụ này mô tả thanh ghi dịch chuyển dài 8 bit, 64 bit với các vòi nước được cách nhau bằng nhau trong Verilog HDL. Các công cụ tổng hợp phát hiện các nhóm thanh ghi dịch chuyển và suy altshift_taps chức năng siêu lớn tùy thuộc vào kiến trúc thiết bị mục tiêu.
Tải xuống các tệp được sử dụng trong ví dụ này:
Việc sử dụng thiết kế này được điều chỉnh và tuân theo, các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel® Design Example.
Bảng 1 liệt kê các cổng và đưa ra mô tả cho từng cổng.
Bảng 1. Danh sách cổng đăng ký 8x64 Shift
Tên cổng |
Loại |
Mô tả |
|---|---|---|
Clk |
Nhập |
Đồng hồ |
Shift |
Nhập |
Chuyển đổi cho phép đầu vào |
sr_in[7:0] |
Nhập |
Đầu vào đăng ký chuyển đổi 8 bit |
sr_tap_one[7:0] |
Ra |
Đầu ra 8 bit của lần chạm đầu tiên |
sr_tap_two[7:0] |
Ra |
Đầu ra 8 bit của lần chạm thứ hai |
sr_tap_three[7:0] |
Ra |
Đầu ra 8-bit của vòi thứ ba |
sr_out[7:0] |
Ra |
Đầu ra thanh ghi dịch chuyển 8 bit |