Do sự cố trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 22.1, vòng lặp song song F-Tile SDI II Intel® FPGA IP với Ví dụ thiết kế VCXO ngoài có độ nhiễu cao hơn yêu cầu của tiêu chuẩn video SD-SDI do đầu ra tín hiệu đồng bộ FVH từ lõi SDI RX không phải là nguồn chấp nhận được để đồng hồ VCXO ngoài trên thẻ con cần thiết để đồng bộ xung nhịp giữa TX và RX. Sự cố này ảnh hưởng đến tiêu chuẩn video SDI tốc độ gấp ba và đa tốc độ, vì SD-SDI là một phần của tiêu chuẩn được hỗ trợ. Vấn đề này cũng sẽ ảnh hưởng đến bất kỳ Intel Agilex® thiết kế FPGA 7 nào theo sau việc Intel triển khai VCXO với chip TI LMH1983 trong thiết kế của họ.
Để giải quyết vấn đề này, hãy sử dụng một trong hai giải pháp có thể:
1. Sử dụng F-Tile SDI II Intel® FPGA IP lặp lại song song mà không có Ví dụ thiết kế VCXO bên ngoài. Thiết kế này hỗ trợ tiêu chuẩn video SDI ba tốc độ và đa tốc độ (bao gồm SD-SDI), trong khi sử dụng PLL nội bộ để đồng bộ hóa đồng hồ giữa TX và RX.
2 . Sử dụng chip phân cách xung giờ đồng bộ ngoài như TI LMH1981, để tạo ra tín hiệu thời gian FVH và truyền tín hiệu đến VCXO ngoài (TI LMH1983) như trong Hình 1. Bộ tách xung nhịp ngoài TI LMH1981 có sẵn trên thẻ con SDI-FMC Nextera và Terasic 12G SDI-FMC và người dùng phải cung cấp đầu vào genlock cho TI LMH1981 theo đó.
Hình 1.
