Do sự cố trong Phần mềm phiên bản tiêu chuẩn Intel® Quartus® Prime phiên bản 20.1 trở lên, đồng hồ không bị hạn chế được báo cáo trong báo cáo thời gian kiểm tra trong Bộ phân tích thời gian như được hiển thị bên dưới khi sử dụng Trình dỡ bỏ đăng ký thông báo lỗi Intel® FPGA IP. Sự cố này xảy ra trên Cyclone® V FPGAs.
emr_unloader_component|current_state. STATE_CLOCKHIGH; Nút được xác định là nguồn cấp một cổng đồng hồ nhưng được tìm thấy mà không có tác vụ đồng hồ liên quan.
emr_unloader_component|crcblock_atom:emr_atom|generate_crcblock_atom.emr_atom~FF_** ; Không có đồng hồ nào nguồn cấp dữ liệu cổng đồng hồ của thanh ghi này.
Để giải quyết vấn đề này, hãy thêm create_generated_clock giới hạn trong tệp SDC của bạn.
Ví dụ:
create_generated_clock -name emr_unloader_STATE_CLOCKHIGH -source [get_ports {}] [get_keepers {| EMR_unloader0:inst| EMR_unloader0_emr_unloader2_0:emr_unloader2_0|altera_emr_unloader:emr_unloader_component|current_state. STATE_CLOCKHIGH}]