Vấn 338064: Tập 1, Giảm thiểu SEU Chương 9 cho thiết bị Stratix® V, Phiên bản 2015.06.12
Trong trang 9-9, phần Thời gian ghi như sau:
Chân CRC_ERROR được điều khiển thấp trong quá trình tính toán CRC trong tối thiểu 32 chu kỳ đồng hồ. Khi xảy ra lỗi, chân sẽ được điều khiển cao sau khi EMR được cập nhật hoặc 32 chu kỳ đồng hồ đã chạy, bất kỳ chu kỳ nào sẽ kéo dài. Do đó, bạn có thể bắt đầu lấy nội dung của EMR ở cạnh ngày càng tăng của chân CRC_ERROR máy. Chân vẫn cao cho đến khi đọc khung hình hiện tại và sau đó được điều khiển thấp một lần nữa trong tối thiểu 32 chu kỳ đồng hồ.
Nhưng điều này không chính xác. Quy định này phải nêu rõ như sau:
Chân CRC_ERROR động luôn được điều khiển thấp trong quá trình tính toán CRC. Khi xảy ra lỗi, khối cứng EDCRC mất 32 chu kỳ đồng hồ để cập nhật EMR, chân được điều khiển cao sau khi EMR được cập nhật. Do đó, bạn có thể bắt đầu lấy nội dung của EMR ở cạnh ngày càng tăng của chân CRC_ERROR máy. Chân vẫn cao cho đến khi khung hình hiện tại được đọc và sau đó được điều khiển thấp một lần nữa cho 32 chu kỳ đồng hồ.
Hình 9-6 trạng thái Tính CRC (tối thiểu 32 chu kỳ đồng hồ), nhưng nên cho biết Tính CRC (32 chu kỳ đồng hồ).
Vấn 156378: Mạng đồng hồ và PLLs trong thiết bị Stratix V, Phiên bản 2013.05.06
Có hai viên đạn cho các yêu cầu khi sử dụng chuyển đổi đồng hồ tự động, đầu tiên là không chính xác. Nó viết:
"Cả hai đầu vào đồng hồ đều phải chạy."
Mục đích của việc chuyển đổi đồng hồ tự động là chuyển đổi giữa các đồng hồ nếu một đồng hồ ngừng chạy. Yêu cầu thực tế là cả hai đồng hồ cần phải chạy khi thiết bị FPGA cấu hình. Viên đạn nên nói:
"Cả hai đầu vào đồng hồ phải chạy khi thiết bị FPGA cấu hình."
Vấn đề 123964: Tập 1, Chương 6: Giao diện I/O vi phân tốc độ cao và DPA trong thiết bị Stratix V, Phiên bản 2013.05.06
Hình 6-4 Mối quan hệ pha cho tín hiệu giao diện PLL bên ngoài: Sự chuyển đổi pha trên outclk2 không chính xác, cạnh tăng nên xảy ra phù hợp với cạnh tăng outclk0 khi outclk1 là cao.
Vấn đề 111987: Tập 1, Chương 8: Cấu hình, bảo mật thiết kế và nâng cấp hệ thống từ xa trong thiết bị Stratix V, Phiên bản 2013.03.04
Bảng 8-1: Chế độ cấu hình và tính năng của Thiết bị Stratix V không chính xác chỉ ra rằng Không hỗ trợ Cấu hình lại một phần trong chế độ CvP.
Chế độ CvP hỗ trợ Cấu hình lại một phần và bảng này sẽ được cập nhật trong bản sửa đổi trong tương lai.
Vấn đề 81980: Tập 1, Chương 5: Các tính năng I/O trong Stratix thiết bị V, Phiên bản 1.5
Bảng 5-1 không chính xác cho thấy chuẩn LVCMOS/LVTTL 3.3-V chỉ được hỗ trợ bởi các thiết bị Stratix V GX và GS. Các tiêu chuẩn I/O này thực sự được tất cả các thiết Stratix V hỗ trợ.
Vấn đề 86484: Các tính năng I/O trong Stratix V, phiên bản 1.5.
Bảng cường độ hiện tại có thể lập trình 5-6 thiếu ghi chú:
Cài đặt mặc định trong phần mềm Quartus II là 50-ohm OCT RS mà không cần hiệu chỉnh cho tất cả tham chiếu không điện áp và tiêu chuẩn I/O HSTL và SSTL Class I/O. Cài đặt mặc định là 25-ohmOCT RS mà không hiệu chỉnh cho các tiêu chuẩn HSTL và SSTLTl II I/O.
Vấn đề 79663: Tập 2, Chương 9: Cấu hình, bảo mật thiết kế và nâng cấp hệ thống từ xa trong Stratix thiết bị V, Phiên bản 1.7.
Ghi chú cho Hình 9-9 thiếu thông tin tương tự như Ghi chú 4 cho Ghi chú cho Hình 9-8. Ghi chú mới sẽ được thêm vào Ghi chú vào Hình 9-9 để cho biết "Đối với các cài đặt MSEL thích hợp dựa trên cài đặt độ trễ POR, đặt cài đặt MSEL thiết bị thụ động thành lược đồ PS. Tham khảo Bảng 9-4 trên trang 9-7."
Vấn đề 58047: Tập 2, Chương 9: Cấu hình, bảo mật thiết kế và nâng cấp hệ thống từ xa trong Stratix thiết bị V, Phiên bản 1.6.
Bảng 9-14 cho các chân cấu hình Active Serial (AS) (DCLK, AS_DATA0/ASDO, AS_DATA[3..1]) có ghi chú rằng "Sau khi cấu hình AS hoàn tất, chân này được ghi ba trạng thái với điện trở kéo yếu." nhưng điều này không xảy ra. Các chân AS sẽ không được ghi ba lần khi thiết bị vào chế độ người dùng.
Vấn đề 44730: Tính năng I/O trong thiết Stratix V, phiên bản 1.4
OCT cho đầu ra LVCMOS 1,5V không được đề cập trong chương, nhưng nó được hỗ trợ. Bạn có thể thực hiện nhiệm vụ trong phần mềm Quartus II mà không có lỗi.
Vấn đề 39437: Tập 2, Chương 11: Kiểm tra quét biên JTAG trong thiết bị Stratix V, phiên bản 1.4
Bảng 11-1 hiển thị thông tin IDCODE 32 bit cho các Stratix V.
Mã ID JTAG đúng cho các Stratix thiết bị V A7 là
0000 0010 1001 0000 0011 0000 1011 1011 (0x029030DD)
Điều này được hiển thị không chính xác là
0000 0010 1001 0000 0011 0001 1011 1011 (0x029031DD)
Vấn đề 41368: Tập 2, Chương 9: Cấu hình, bảo mật thiết kế và nâng cấp hệ thống từ xa Stratix thiết bị Stratix V, Phiên bản 1.6
Trong Ghi chú đến Hình 9-11, có Ghi chú 1 có thể hơi sai lạc. Nó quy định "Kết nối các điện trở kéo lên với VCCPGM và VCCPD ở nguồn cung 3.0-V." Điều này thực tế là đúng một phần vì VCCPGM có thể bằng VCCPD nhưng đây không phải là yêu cầu, VCCPGM và VCCPD có thể khác nhau về điện áp tùy thuộc vào yêu cầu của bo mạch.
Đối với VCCPGM, chúng được yêu cầu cung cấp năng lượng cho tất cả các chân cấu hình chuyên dụng và chân hai mục đích. Điện áp cấu hình được hỗ trợ là 1.8, 2.5 và 3.0 V để bộ đệm đầu vào cấu hình không phải chia sẻ đường điện với bộ đệm I/O thông thường trong các thiết bị Stratix V.
Đối với VCCPD, chúng phải lớn hơn hoặc bằng VCCIO. Nếu VCCIO được đặt thành 3.0 V, VCCPD phải được cấp nguồn lên đến 3.0 V. Nếu VCCIO của ngân hàng được đặt ở mức 2,5 V hoặc thấp hơn, VCCPD phải được cấp nguồn lên đến 2,5 V. Điều này áp dụng cho tất cả các ngân hàng có chứa chân VCCPD và VCCIO.
Giải quyết các vấn đề:
Vấn đề 79545: bảng dữ liệu thiết bị Stratix V, Phiên bản 2.5
Đánh giá tối đa tuyệt đối cho các nguồn điện sau đây đã được cập nhật trong phiên bản 2.5:
VCCPGM, VCCBAT, VCCPD, VCC, VCCD_PLL, VCCA_PLL
Vấn đề 35432: Tập 1, Chương 2, Đặc điểm chuyển mạch và DC cho Stratix thiết bị V, phiên bản 2.3
Làm rõ được thêm vào để chỉ định đầu vào vi phân được hỗ trợ bởi VCCPD yêu cầu 2,5V.
Vấn đề 32224: Tập 1, Chương 2, Đặc điểm chuyển mạch và DC cho Stratix thiết bị V, phiên bản 2.3
Phạm vi điện áp nguồn VCCBAT được cập nhật bao gồm 1,2V đến 3,0V.
Vấn đề 390061: Clock Netwoks và PLLs trong thiết Stratix V, Phiên bản 1.3
Vị trí PLL cho các thiết bị 5SGXB5 và 5SGXB6 được sửa chữa để hiển thị PLLs nào được điều khiển bởi CLK0, CLK1, CLK22, CLK23 và CLK8, CLK9, CLK14, CLK15.
Vấn đề 391999: Khối Mảng Logic và Mô-đun Logic Thích ứng trong Stratix V, Phiên bản 1.3
Stratix V không hỗ trợ đường dẫn Chuỗi Đăng ký như được hiển thị trong phiên bản 1.3.
Vấn đề 31778: Volume-3, Chapter-5, Reverse Serial Loopback, phiên bản 2.2
Các tuyên bố không chính xác liên quan đến Reverse Serial Loopback có sẵn dưới dạng một subprotocol theo cấu hình tùy chỉnh.
Vấn đề 359605: Tập 2, Chương 5, Tính năng I/O trong thiết bị Stratix V, Phiên bản 1.3
Lưu ý 5 trong Bảng 5-2 không chính xác chỉ ra rằng bộ đệm đầu vào đồng hồ khác biệt được hỗ trợ bởi VCC_CLKIN thay vì VCCPD.
Vấn đề 380129: Tập 9, Chương 9, Cấu hình, Bảo mật Thiết kế và Nâng cấp hệ thống từ xa trong Stratix thiết bị V, Phiên bản 1.3
Hình 9-21 không chính xác cho thấy TDI được gắn với chân 7 của đầu dẫn JTAG thay vì chân 9.
Vấn đề 377855: Tập 2, Chương 9: Cấu hình, bảo mật thiết kế và nâng cấp hệ thống từ xa trong thiết bị Stratix V, Phiên bản 1.3.
Vi phạm thời gian sẽ xảy ra trong cấu hình AS đa thiết bị trong đó thiết bị thụ động được định cấu hình theo chế độ PS. Hai hạn chế mới được thêm vào cấu hình AS đa thiết bị để tránh vi phạm thời gian.
Vấn đề 369375: Tập 1, Chương 8, Ổ cắm nóng và Bật nguồn đặt lại trong Stratix V, Phiên bản 1.1
Tham chiếu đến chân PORSEL bị xóa, chân này không tồn tại trong các Stratix V.
Vấn đề 10006534: Tập 2, Chương 4, Cấu hình Giao thức Bộ thu phát trong Stratix® thiết bị V, Phiên bản 1.0
Tài liệu tham khảo về giao thức 10GBaseR đã bị xóa.