Trong Bộ điều khiển DDR2 và DDR3 SDRAM với UniPHY, Chọn VHDL cung cấp lõi IP HDL Verilog

Nếu bạn chọn VHDL trong giao diện MegaWizard và tạo ra bộ điều khiển DDR2 hoặc DDR3 SDRAM với lõi UniPHY IP, số được tạo ra core ở verilog HDL.

Để tạo lõi VHDL IP, hãy làm theo các bước sau:

1. Trong trình chỉnh sửa văn bản mở Srtus Thư mục II>\ip\altera\uniphy\lib\common_ddrx.tcl.
2. Tìm kiếm chuỗi "LANGUAGE" xuất hiện trong mã sau: append param_str ",LANGUAGE=[get_generation_property HDL_LANGUAGE]"
3. Thay đổi dòng này thành mã sau:append param_str ",LANGUAGE=vhdl"
4. Tiếp tục tìm kiếm sự xuất hiện tiếp theo của chuỗi "LANGUAGE" xuất hiện trong mã sau:if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} { add_file /.v {SYNTHESIS SUBDIR} puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]" } else { add_file /.vhd {SYNTHESIS SUBDIR} puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" }
5. Nhận xét dòng nếu, dòng khác và khối của mã trong phần có điều kiện để mã trong "else" khối luôn thực thi, tương tự như mã sau:# if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} { # add_file /.v {SYNTHESIS SUBDIR} # puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]" # } else { add_file /.vhd {SYNTHESIS SUBDIR} puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" # }
6. Sử dụng giao diện MegaWizard để tạo ra một giao diện dựa trên UniPHY Lõi IP.

Để tạo lõi IP HDL Verilog, hãy khôi phục bản gốc common_ddrx.tcl .