Trong SDK Intel® FPGA cho luồng OpenCL™ 17.0 BSP, một số đồng hồ có thể cho thấy lỗi thời gian trong BSP trong biên dịch nhập khẩu mặc dù hạt giống cơ bản đã đáp ứng thời gian. Đây là một lỗi sai và hiển thị khi một số hạn chế trong biên dịch cơ sở bị bỏ qua do thứ tự mà các ràng buộc SDC được áp dụng trong quá trình biên dịch nhập khẩu.
Người dùng sẽ cần bình luận hoặc xóa các dòng sau trong tệp.qsf hàng đầu của họ:
# Chỉ giới hạn biên dịch SDC sửa đổi cơ sở
set_global_assignment -name SDC_FILE base.sdc
set_global_assignment -disable -name của SDC_FILE top.sdc
set_global_assignment -disable -name SDC_FILE top_post.sdc
Sẽ được yêu cầu thực hiện một biên dịch nhập khẩu khác sau khi thay đổi tệp QSF
aoc --bo mạch .cl
Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành tương lai của Intel® FPGA SDK cho OpenCL™.