ID bài viết: 000086105 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 25/07/2017

Có thể đặt thời gian giảm tốc SCL và SDA của bộ điều khiển HPS I2C một cách độc lập không?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Giao diện bộ nhớ ngoài IP FPGA Intel® Arria® 10
  • Giao diện bộ nhớ ngoài IP FPGA Intel® Arria® 10
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bộ điều khiển HPS I2C hỗ trợ chức năng cấu hình thời gian sCL và SDA.

    Độ phân giải

    Về cách triển khai cấu hình trong HĐH Linux, vui lòng tham khảo liên kết: https://github.com/altera-opensource/linux-socfpga/commit/7d0429364bf0c0e69bf192362d85076e6ee9abd7.

    Nhà thiết kế có thể định cấu hình các tham số thời gian sCL và SDA trong tệp dts, chẳng hạn như:
     i2c-sda-bóng-time-ns = ;  Được nối lại từ boardinfo */
    i2c-scl-ngô-time-ns = ;  Được nối lại từ boardinfo */

    Thông tin về thời gian cấu hình SCL và SDA đã được thêm vào Intel Arria 10 Hard Processor System Technical Reference Manual .

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 7 sản phẩm

    FPGA SoC Cyclone® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SE
    FPGA SoC Arria® V SX
    FPGA SoC Arria® V ST
    FPGA SoC Intel® Arria® 10 SX
    FPGA SoC Intel® Stratix® 10 SX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.