Sự cố quan trọng
Sự cố này ảnh hưởng đến giao diện DDR2 và DDR3 Arria V và Cyclone V.
Trong phiên bản 14.0, một sự thay đổi đã được thực hiện cho ArriaV và Cyclone
Bộ điều khiển bộ nhớ cứng V (dành cho cả cấu hình HPS và không phải HPS)
cho phép chấm dứt bộ đệm đầu ra I/O khoảng một
chu kỳ đồng hồ bộ nhớ sớm hơn khi bật bộ đệm đầu ra. Thay đổi này
được thực hiện để cải thiện thời gian mở đầu ghi (tWPRE) cho
Giao diện DDR2 và DDR3. Tuy nhiên, sự thay đổi này cũng gây ra sự gia tăng
trong phân đoạn công suất tĩnh, vì nó cho phép chấm dứt OCT đọc
khi giao diện đang chạy.
Thay đổi này được hoàn nguyên trong phiên bản 14.1.
Nếu bạn đang sử dụng phiên bản 14.0 hoặc 14.1 và gặp phải chức năng
thất bại trực tiếp là do thời gian, tWPRE liên hệ
Altera kỹ thuật của bạn để giải quyết vấn đề.
Giải pháp khắc phục sự cố này để liên hệ với bộ phận Altera kỹ thuật Dịch vụ.
Vấn đề này sẽ được khắc phục trong một phiên bản trong tương lai.