ID bài viết: 000085808 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 29/10/2013

Làm cách nào để giảm bộ điều khiển UniPHY DDR3 avl_ready thấp trên giao Avalon?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả Tùy thuộc vào loại truy cập trên giao diện Avalon® của bộ điều khiển, avl_ready bạn có thể thấy xung thấp trong một số tình huống không nên mong đợi. Điều này xảy ra do cách giao diện Avalon hoạt động.
    Độ phân giải Liệt kê dưới đây là một số đề xuất có thể cải thiện hiệu quả của giao Avalon mềm bằng cách giảm thiểu avl_ready lao thấp trong khi truy cập burst.
    1. Tăng giá trị của Tham số MegaWizard™ Command Queue Lookahead Depth. Bộ điều khiển sử dụng chính sách trang mở trong đó cố gắng giữ cho ngân hàng mở để tránh nạp tiền sẵn và kích hoạt chu kỳ không cần thiết. Thông thường, nó yêu cầu giá trị Command Queue Lookahead Depth của số lượng trang để giữ mở đồng thời và ít nhất 2 trang nữa để các lệnh mới nhập bộ điều khiển. Lưu ý rằng việc tăng tham số này sẽ sử dụng nhiều tài nguyên logic FPGA lượng dữ liệu hơn và việc đóng thời gian có thể khó khăn hơn.
    2. Đặt tùy chọn Độ trễ CAS bổ sung Bộ nhớ tham số MegaWizard -> chế độ đăng ký 1 -> Bộ nhớ bổ sung CAS thành Vô hiệu hóa.
    3. Trong tệp biến thể cấp cao nhất của bộ điều khiển UniPHY DDR3, tìm các tham số MAX_PENDING_WR_CMD và MAX_PENDING_RD_CMD. Thay đổi các giá trị này thành 32 và hồi quy bộ điều khiển DDR3.
    4. Nếu sử dụng bộ điều khiển nửa tốc độ và Avalon truy cập burst kích thước 1, để cải thiện hiệu quả của bộ điều khiển, hãy bật tùy chọn burst merge.

    Để biết thêm thông tin về giao Avalon rộng, hãy tham khảo Thông Avalon số kỹ thuật của giao diện.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 19 sản phẩm

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Arria® II GZ
    FPGA Stratix® III
    FPGA Stratix® IV GX
    FPGA Stratix® IV GT
    FPGA Stratix® V E
    FPGA Stratix® IV E
    FPGA SoC Cyclone® V SE

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.