ID bài viết: 000085807 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Các cài đặt băng thông Altera khuyến nghị khi phân tầng PLLs?

Môi Trường

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Khi PLLs phân tầng trong môi Altera® FPGAs, phương pháp tốt nhất là sử dụng cài đặt băng thông thấp cho PLL đầu tiên và cài đặt băng thông cao cho PLL hạ lưu.

    PLL đầu tiên đóng vai trò như một bộ lọc jitter khi được định cấu hình là băng thông thấp và có rất ít jitter được chuyển sang PLL hạ lưu.  Sử dụng cài đặt băng thông cao trên PLL hạ lưu cho phép nó theo dõi sự jitter từ PLL đầu tiên.  Đảm bảo không có sự chồng chéo của phạm vi băng thông của hai PLLs.  Phạm vi băng thông cho mỗi tham số hóa PLL trong dự án thiết kế của bạn được hiển thị trong báo cáo biên dịch phần mềm Quartus® II.

    Tham khảo sổ tay dòng thiết bị tương ứng để xem liệu tầng PLL có được hỗ trợ hay không cũng như các Tính năng quản lý đồng hồ PLL trong Altera FPGAs.

     

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 14 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC
    FPGA Stratix® V
    FPGA Cyclone® V và FPGA SoC
    FPGA Intel® Arria® 10 và FPGA SoC
    FPGA Arria® V và FPGA SoC
    FPGA SoC Intel® Stratix® 10 SX
    FPGA Intel® Stratix® 10 GX
    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SE

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.