Sự cố quan trọng
Giao diện trạng thái và điều khiển lõi IP 40-100GbE Độ trễ thấp
cung cấp quyền truy cập vào thanh ghi lõi IP và được cho là sẽ triển khai
giao thức Avalon-MM giao diện phụ. Tuy nhiên, lõi IP không
không triển khai giao thức này một cách chính xác. Cụ thể, đầu ra status_waitrequest
tín hiệu không tuân thủ thông số kỹ thuật. Lõi IP hoạt động
không deassert tín hiệu này cho đến khi sau khi ứng dụng deasserts hoặc đầu status_read status_write vào
Tín hiệu.
Theo thông số kỹ thuật giao Avalon-MM, chính (ứng dụng) phải giữ tín hiệu yêu cầu đọc hoặc ghi được hiển thị cho đến khi nô lệ deasserts tín hiệu yêu cầu chờ. Tuy nhiên, với việc triển khai lõi IP hiện tại, lõi IP sẽ giả định sai nhiều yêu cầu nếu bậc thầy ererts yêu cầu đọc hoặc ghi tín hiệu khi tín hiệu bận rộn được hiển thị.
Để biết thêm thông tin về thông Avalon-MM, vui lòng tham khảo để giải Avalon Thông số kỹ thuật giao diện.
Để giải quyết vấn đề này, ứng dụng phải
yêu cầu đọc hoặc ghi mới (hiển thị hoặc status_read status_write)
chỉ khi status_waitrequest tín hiệu được hủy hiển thị,
và phải giữ tín status_read status_write hiệu
cao chỉ trong một chu kỳ đồng hồ duy nhất.
Sự cố này đã được khắc phục trong phiên bản 14.0 của Độ trễ thấp 40- và chức năng Ethernet MAC và PHY MegaCore 100-Gbps.