ID bài viết: 000085456 Loại nội dung: Cài đặt & Thiết lập Lần duyệt cuối: 01/09/2014

Tại sao thiết kế PHY 1G/10G hoặc 10GBASE-KR của tôi không thành công Đào tạo liên kết trong mô phỏng Verilog HDL?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • Mô phỏng
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong phiên bản phần mềm Quartus® II 14.0 Intel® Arria® 10 Edition, bạn có thể thấy các cảnh báo sau (hoặc tương tự) trong mô phỏng khi Link Training được bật.

    "Cảnh báo: (vsim-3533) [FOFIW] - Không thể mở tệp

    'USER_QUARTUS_INSTALLATION_PATH / ACDS / Quartus / .. /ip/altera/alt_xcvr/altera_xcvr_10gbase_kr/arria10/

    CPU / kra10_cpu_imem.ver 'để viết."

    Sau những cảnh báo này, Link Training sẽ thất bại.

    Độ phân giải

    Để khắc phục sự cố này, hãy thực hiện các bước sau:

    1. Điều hướng đến thư mục mà IP được tạo:

    <USER_IP_GENERATION_DIR>/altera_avalon_onchip_memory2_140/sim/

    2. Trong thư mục này, xác định vị trí 2 tệp Verilog HDL có tên tương tự như hình dưới đây:

    krip_altera_avalon_onchip_memory2_140_<RANDOM_CHARACTERS>.v

    3. Xác định vị trí dòng tham số sau tương tự như sau trong mỗi tệp từ trên:

    tham số INIT_FILE = "/USER_QUARTUS_INSTALLATION_PATH/acds/quartus/.. /ip/altera/alt_xcvr/

    altera_xcvr_10gbase_kr/arria10/cpu/kra10_cpu_imem.hex";

    4.) Thay đổi từng tham số thành:

    tham số INIT_FILE="kra10_cpu_Xmem.hex";

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA Intel® Arria® 10 và FPGA SoC
    FPGA Intel® Arria® 10 GT
    FPGA Intel® Arria® 10 GX
    FPGA SoC Intel® Arria® 10 SX

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.