ID bài viết: 000085313 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 30/06/2014

Tôi nên kết nối với bộ thu phát PHY Intel FPGA IP bản địa khi sử dụng fPLL làm bộ thu phát TX PLL trên các thiết bị thu phát Stratix® V, Arria® V và Cyclone® V?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Đồng hồ đầu ra được sử dụng để kết nối với PHY Intel® FPGA IP riêng khi sử dụng fPLL làm bộ thu phát TX PLL trên các thiết bị thu phát Stratix® V, Arria® V và Cyclone® V sẽ thay đổi tùy thuộc vào việc bật cấu hình lại động của fPLL hay không.

Độ phân giải

Khi cấu hình lại động của fPLL không được bật, bạn phải kết nối cổng 'outclk_0' fPLL với cổng 'ext_pll_clk' PHY riêng.

Khi bật cấu hình lại động của fPLL, bạn phải kết nối với cổng 'phout[0]' fPLL với cổng 'ext_pll_clk' PHY riêng. Cổng 'phout' được bật bằng cách chọn tùy chọn "Cho phép truy cập vào cổng đầu ra PLL DPA" của tab "Cài đặt" trình chỉnh sửa tham số PLL.

Các sản phẩm liên quan

Bài viết này áp dụng cho 9 sản phẩm

FPGA Stratix® V
FPGA Cyclone® V GT
FPGA Stratix® V GX
FPGA Cyclone® V GX
FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Arria® V GX
FPGA Arria® V GZ
FPGA Arria® V GT

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.