ID bài viết: 000085302 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Tần số DCLK tối thiểu và điển hình cho chế độ Fast Active Serial (FAS) trong thiết bị Stratix III là gì?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Đối với một thiết bị Stratix® III được cấu hình ở chế độ Fast Active Serial (FAS) thì tần số DCLK tối thiểu và điển hình lần lượt là 20MHz và 26MHz.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix® III

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.