ID bài viết: 000085097 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 14/12/2015

Tại sao tín hiệu IP PLL Altera phase_done không được khẳng định trong mô phỏng mức cổng của sự dịch pha động?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong phiên bản phần mềm Quartus® II 15.0.2 trở về trước, phase_done có thể không khẳng định sau khi dịch pha bằng xung phase_en trong mô phỏng mức cổng của dịch pha động với IP PLL Altera.

    Sự cố này chỉ ảnh hưởng đến mô phỏng.

    Độ phân giải

    Sự cố này được khắc phục trong phần mềm tiêu chuẩn Intel® Quartus® Prime phiên bản 16.0

    Bài viết liên quan

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 15 sản phẩm

    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE
    FPGA SoC Cyclone® V SX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.