Không thể kết nối đồng hồ nửa tốc độ khi đang bật Chia sẻ đồng hồ

Nếu bạn tạo ra bộ điều khiển bộ nhớ với hiệu năng cao Tùy chọn Chia sẻ Đồng hồ Bộ điều khiển II và Bộ điều khiển nhiều mạch được bật trong SoPC Builder, đồng hồ nửa tốc độ không được kết nối.

Vấn đề này ảnh hưởng đến tất cả các thiết kế sử dụng hiệu năng cao kiến trúc bộ điều khiển II với Đồng hồ điều khiển đa Bật tùy chọn chia sẻ trong Bộ dựng SOPC.

Cầu nửa tốc độ bên trong cho bộ điều khiển PLL chia sẻ không hoạt động.

Để kết nối đồng hồ nửa tốc độ, thực hiện các bước sau:

1. Chỉnh sửa bộ điều khiển PLL chia sẻ cấp cao nhất tập tin bao gồm cổng đầu vào đồng hồ nửa tốc độ như sau Ví dụ:

Verilog HDL

module < đổi> (sys_clk_in, sys_half_clk_in,soft_reset_n,input sys_clk_in; Nhập sys_half_clk_in;input soft_reset_n;.sys_clk_in(sys_clk_in), .sys_half_clk_in(sys_half_clk_in),.soft_reset_n(soft_reset_n),

VHDL

ENTITY < biến name_master> ISPORT (sys_clk_in : IN STD_LOGIC; sys_half_clk_in : IN STD_LOGIC; soft_reset_n : IN STD_LOGIC;COMPONENT < biến tên>_controller_phyPORT (sys_clk_in : IN STD_LOGIC;sys_half_clk_in: IN STD_LOGIC; soft_reset_n : IN STD_LOGIC;sys_clk_in => sys_clk_in, sys_half_clk_in => sys_half_clk_in,aux_full_rate_clk => aux_full_rate_clk,

2. Chỉnh sửa tệp soPC cấp cao nhất để kết nối tỷ lệ nửa tốc độ từ nguồn đến bộ điều khiển chia sẻ như sau Ví dụ:

Verilog HDL

< đổi> the_ < biến tên>(.soft_reset_n (clk_0_reset_n),.sys_half_clk_in ( < name_master>_aux_half_rate_clk_out), .sys_clk_in ( biến đổi name_master>_phy_clk_out)

VHDL

component < đổi> is port (-- inputs:signal soft_reset_n : IN STD_LOGIC; Tín hiệu sys_half_clk_in: IN STD_LOGIC;signal sys_clk_in : IN STD_LOGIC;the_ < đổi> : < biến tên>port map(soft_reset_n => clk_0_reset_n,sys_half_clk_in => out_clk_< name_master>_aux_half_rate_clk,sys_clk_in => internal_< name_master>_phy_clk_out

Vấn đề này sẽ được khắc phục trong một phiên bản trong tương lai.