ID bài viết: 000084678 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 20/05/2013

Tần số được hỗ trợ cho quétclk và mgmt_clk cho siêu chức năng Altera_PLL và Altera_PLL_RECONFIG là gì?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả Tần số được hỗ trợ cho scanclk và mgmt_clk được sử dụng bởi siêu chức năng Altera_PLL và Altera_PLL_RECONFIG được định nghĩa bởi fDYCONFIGCLK trong bảng dữ liệu thiết bị tương ứng.

fDYCONFIGCLK là Đồng hồ cấu hình động.

Bài viết liên quan

Các sản phẩm liên quan

Bài viết này áp dụng cho 15 sản phẩm

FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Stratix® V GX
FPGA Cyclone® V GX
FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Arria® V GZ
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA Arria® V GT
FPGA Cyclone® V E
FPGA Stratix® V E
FPGA SoC Cyclone® V SE

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.