Mô tả
Để khởi tạo mô-đun VHDL bên trong thiết kế Verilog, hãy đảm bảo hai tệp trong cùng một thư mục và chúng đã được thêm vào dự án để biên dịch. Tiếp theo, chỉ cần tạo tức thì thiết kế VHDL cấp thấp hơn theo tên trong tệp Verilog.
Dưới đây là một ví dụ về tệp Verilog cấp cao nhất được gọi là top_ver.v tạo tức thì tệp VHDL cấp thấp hơn được gọi là bottom_vhdl.vhd:
-------------------------------------------------------------------------------------------
module top_ver (p, q, out);
input q, p;
output out;
bottom_vhdl u1 (.a(q), .b(p), .c(out));
endmodule
VHDL file (bottom_vhdl.vhd)
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY bottom_vhdl IS
PORT (a, b : IN std_logic;
c : OUT std_logic);
END bottom_vhdl;
ARCHITECTURE a OF bottom_vhdl IS
BEGIN
Process (a, b)
BEGIN
c
Lưu ý rằng nó được hỗ trợ bởi khả năng tổng hợp trực tiếp trong phần mềm Quartus II. Điều này có thể hoặc không được hỗ trợ trong các công cụ EDA khác. Vui lòng kiểm tra với nhà cung cấp công cụ để biết thêm chi tiết.