Mô tả
Có thể, kể từ khi phát hành phần mềm Quartus® II phiên bản 9.0, các mô hình thời gian cho chuỗi độ trễ đầu ra DDIO đã được cập nhật cho các thiết bị Stratix® III. Các chuỗi độ trễ này được mô hình hóa không chính xác trong phần mềm Quartus II phiên bản 9.0 và cũ hơn. Chuỗi độ trễ đầu ra DDIO được xác định là " T4 ( DDIO_MUX)" trong phần tóm tắt chuỗi d elay của repor biên dịch phần mềm Quartus IIt và không thể lập trình cho người dùng. Các mô hình thời gian trong phần mềm Quartus II phiên bản 9.0 SP1 đã được cập nhật để giải quyết vấn đề này. Bản cập nhật này loại bỏ khả năng hỏng hóc chức năng phần cứng trong các thiết kế của bạn thực hiện đầu ra tốc độ dữ liệu kép.
Vấn đề này ảnh hưởng đến tất cả các thiết kế Stratix III triển khai đầu ra tốc độ dữ liệu kép bằng cách sử dụng các siêu chức năng ALTDDIO_OUT, ALTDQ_DQS và ALTMEMPHY. Nếu thiết kế của bạn thực hiện bất kỳ chức năng nào trong số này, hãy làm theo các bước sau để phân tích lại biên thời gian với phần mềm Quartus II phiên bản 9.0 SP1:
Ngoài ra, nếu thiết kế của bạn thực hiện giao diện DDR3 DIMM hoặc giao diện thành phần DDR3 với việc san bằng (cấu tạo chuỗi cúc cho tín hiệu địa chỉ/lệnh) hãy tham khảo giải pháp liên quan bên dưới để biết chi tiết về các thay đổi mô hình thời gian cho chuỗi độ trễ phân cấp ghi.