ID bài viết: 000083449 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 29/08/2014

Đồng hồ toàn cầu (GCLK) có thể được sử dụng làm nguồn xung giờ đầu vào cho giao diện ALTLVDS_RX không DPA, trong các thiết bị Stratix V, Arria V hoặc Cyclone V không?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Không, Không thể sử dụng Xung ALTLVDS_RX toàn cầu (GCLK) làm nguồn xung giờ đầu vào cho giao diện ALTLVDS_RX DPA Stratix® V, Arria® V hoặc Cyclone® Thiết bị V. Tuy nhiên, do một vấn đề đã biết trong Quartus® Phiên bản phần mềm II 13.0, không có lỗi hoặc thông báo cảnh báo nào được tạo ra nếu điều này được triển khai.

     

     

    Độ phân giải Vấn đề này đã được khắc phục trong phần mềm Quartus II phiên bản 13.0 SP1. Thông báo lỗi hợp lệ sẽ được tạo ra nếu một Global Clock (GCLK) được sử dụng làm nguồn xung giờ đầu vào cho giao diện không phải DPA ALTLVDS_RX.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 16 sản phẩm

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Cyclone® V GX
    FPGA Stratix® V GS
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V và FPGA SoC
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.