ID bài viết: 000083430 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 05/02/2015

Lỗi (175020): Hạn chế bất hợp pháp của LVDS_CHANNEL là một phần của Altera LVDS SERDES

Môi Trường

  • Phần mềm thiết kế Intel® Quartus® Prime
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn sẽ nhận được lỗi này nếu bạn đang sử dụng IP Altera LVDS SERDES ở chế độ Rx-CDR, với một số hạn chế về chân trong các thiết bị Arria® 10 và Cyclone® 10 GX.

    IP Altera LVDS SERDES ở chế độ Rx-CDR chỉ có thể được đặt trên các kênh được đánh số thậm chí còn chuyên dụng.

    Độ phân giải

    Để xác định những chân có thể được sử dụng ở chế độ Rx-CDR , hãy tham khảo cột Kênh Tx/Rx chuyên dụng của thiết bị của tệp pinout. Chỉ có thể sử dụng các cặp chân có số ch cả.  Ví dụ, bạn LVDS2K_1 thể không được sử dụng và bạn có thể LVDS2K_2 dụng nó.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 5 sản phẩm

    FPGA Intel® Arria® 10 GX
    FPGA Intel® Arria® 10 GT
    FPGA SoC Intel® Arria® 10 SX
    FPGA Intel® Arria® 10 và FPGA SoC
    FPGA Intel® Cyclone® 10 GX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.