Các vấn đề về thời gian có thể xảy ra với DDR3 theo quý Arria V

Vấn đề này ảnh hưởng đến các sản phẩm DDR3.

Do các mô hình thời gian không cuối cùng, Địa chỉ và Lệnh so với Mối quan hệ đồng hồ CK và mối quan hệ DQS so với đồng hồ CK có thể không kiểm tra mô hình thời gian cho việc nhắm mục tiêu theo thiết kế DDR3 theo quý Arria V. Thiết kế kết quả có thể chứng minh là không mạnh mẽ trong phần cứng.

Giải pháp cho các thiết kế không mạnh mẽ trong phần cứng, là thêm các hạn chế thời gian sau vào SDC Tập tin:

set_clock_uncertainty -from [get_clocks ] -to [get_clocks ] -add -setup 0.400 set_clock_uncertainty -from [get_clocks ] -to [get_clocks ] -add -hold -0.400

Những hạn chế thời gian bổ sung sẽ làm cho các thiết kế mạnh mẽ hơn trên nhiều loại hạt giống phù hợp hơn; tuy nhiên, phân tích thời gian sẽ vẫn báo cáo Địa chỉ và Lệnh so với đồng hồ CK và DQS so với Hỏng hóc mối quan hệ đồng hồ CK. Các hạn chế thời gian bổ sung sẽ không có hiệu quả trên tất cả các hạt giống phù hợp hơn.

Vấn đề này sẽ được khắc phục trong bản phát hành trong tương lai.