ID bài viết: 000082812 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 30/06/2014

Có bất kỳ hạn chế về vị trí kênh nào khi triển khai các kênh thu phát ngoại quan bằng Phần mềm Quartus II cho Stratix thiết bị Stratix V GX, GS và GT không?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Có thể, có những hạn chế về vị trí kênh khi triển khai các kênh thu phát ngoại quan bằng cách sử dụng phần mềm Quartus® II cho Stratix® thiết bị Stratix® V GX, GS và GT.

Làn logic 0 phải được gán cho một kênh được trang bị dải phân cách đồng hồ trung tâm. Trong Stratix thu phát V, đây là kênh 1 hoặc 4 trong ngân hàng bộ thu phát được hiển thị táo bạo cho các ví dụ dưới đây.

Nếu sử dụng ATX PLL như Tx PLL, làn logic 0 phải được đặt trên:

  • Kênh 1 hoặc kênh 4.
  • Yêu cầu này giới hạn số lượng giao diện liên kết có thể có trên mỗi ngân hàng thu phát là hai.

GXB_[Tx,Rx]_[L,R]5,11,17,23] = Làn logic 5
GXB_[Tx,Rx]_[L,R]4,10,16,22] = Làn logic 4
GXB_[Tx,Rx]_[L,R]3,9,15,21] = Làn logic 3
GXB_[Tx,Rx]_[L,R]2,8,14,20] = Làn logic 2
GXB_[Tx,Rx]_[L,R]1,7,13,19] = Làn logic 0
GXB_[Tx,Rx]_[L,R]0,6,12,18] = Làn logic 1

Nếu sử dụng CMU PLL như Tx PLL, kênh logic 0 phải được đặt trên:

  • Kênh thu phát 1 nếu kênh 4 được sử dụng làm CMU
  • Kênh thu phát 4 nếu kênh 1 được sử dụng làm CMU
  • Yêu cầu này giới hạn số lượng giao diện liên kết có thể có trên mỗi ngân hàng thu phát là một.

GXB_[Tx,Rx]_[L,R]5,11,17,23] = Làn logic 1
GXB_[Tx,Rx]_[L,R]4,10,16,22] = Làn logic 0
GXB_[Tx,Rx]_[L,R]3,9,15,21] = Làn logic 2
GXB_[Tx,Rx]_[L,R]2,8,14,20] = Làn logic 3
GXB_[Tx,Rx]_[L,R]1,7,13,19] = Được sử dụng làm CMU
GXB_[Tx,Rx]_[L,R]0,6,12,18] = Không sử dụng

Việc không tuân thủ yêu cầu vị trí kênh 0 logic sẽ dẫn đến lỗi phần mềm Quartus II tương tự như hình dưới đây.

Lỗi: Hạn chế bất hợp pháp của kênh Máy phát cho I/O tx_serial_data[0] đến khu vực (210, 21) đến (210, 21): không có vị trí hợp lệ trong khu vực

Thông tin: Đệm Atom I/O tx_serial_data[0] bị hạn chế ở PIN_AK4 vị trí do: Hạn chế vị trí người dùng (PIN_AK4)

Lỗi: Không thể tìm vị trí của kênh Máy phát cho tx_serial_data I/O[0] cho phép định tuyến các đường đồng hồ liên kết

Hạn chế này dự kiến sẽ được gỡ bỏ trong phiên bản phần mềm Quartus II trong tương lai.

Độ phân giải

Để khắc phục hạn chế này, bạn có thể đặt Chế độ Liên kết thành Thông tin Phản hồi PLL (fb_compensation) trong bộ thu phát Megawizard™.

Bạn vẫn phải tuân thủ yêu cầu về vị trí kênh tiếp giáp.

Các sản phẩm liên quan

Bài viết này áp dụng cho 4 sản phẩm

FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Stratix® V GX
FPGA Stratix® V

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.