ID bài viết: 000082376 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 03/01/2018

Tại sao tôi thấy lỗi thời gian giữ biên khi biên dịch nhắm mục tiêu IP JESD204B cho Intel® Stratix® thiết bị sản xuất 10 L-tile?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® JESD204B
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do vị trí và sự phù hợp khác nhau của IP JESD204B được biên dịch trên các hạt giống khác nhau trong Phần mềm Intel® Quartus® Prime phiên bản Pro, bạn có thể thấy các lỗi thời gian giữ biên cho giao diện với tốc độ dữ liệu ở mức 13,5 Gbps và 15 Gbps trở lên. Bạn có thể thấy vấn đề này khi nhắm Intel® Stratix® các thiết bị sản xuất 10 L-tile với cấp tốc độ lõi là -2 hoặc -1.

     

    Độ phân giải

    Sử dụng Design Space Explorer để so sánh các kết quả biên dịch với các hạt giống khác nhau và chọn hạt giống phù hợp với thời gian.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.