ID bài viết: 000082322 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 20/02/2017

Hạn chế SDC bị bỏ qua khi sử dụng LE làm bộ lưu trữ với lõi IP DCFIFO

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Intel® Quartus® Prime Phiên bản Tiêu chuẩn
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Khi bạn sử dụng lõi IP DCFIFO và chọn LE làm phần triển khai bộ lưu trữ, mẫu Hạn chế Thiết kế Synopsys tự động (SDC) không hợp lệ. Sdc các hạn chế được bỏ qua và thiết kế không bị hạn chế đúng cách.

    Điều này ảnh hưởng đến lõi IP DCFIFO khi bạn chọn LE làm bộ lưu trữ Thực hiện.

    Độ phân giải

    Sửa đổi mẫu SDC được tạo bằng bảng màu xám tương ứng và đặt tên đồng bộ.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Arria® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.