ID bài viết: 000081957 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/03/2019

Tại sao tín hiệu rx_digitalreset và tx_digitalreset của lõi Ethernet Intel® FPGA IP đa tốc độ 1G/2.5G/5G/10G không thể kết nối với bộ điều khiển đặt lại PHY bộ thu phát Intel® FPGA IP trong Trình thiết kế nền tảng?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® Ethernet Đa tốc độ 1G 2.5G 5G 10G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do vấn đề với Phần mềm Intel® Quartus® Prime, Ethernet đa tốc độ 1G/2.5G/5G/10G PHY Intel® FPGA IP có loại giao diện không chính xác cho tín hiệu rx_digitalreset và tx_digitalreset , do đó bạn không thể kết nối hai tín hiệu này với bộ điều khiển đặt lại PHY bộ thu phát Intel FPGA IP trong Trình thiết kế nền tảng. Loại giao diện chính xác cho tín rx_digitalreset giao tx_digitalreset cầu nối KHÔNG được đặt lại.

    Độ phân giải

    Xuất tín rx_digitalreset và tx_digitalreset tin từ Platfrom Designer và kết nối thủ công ở mức truyền thanh ghi (RTL). Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Prime Phiên bản Phần mềm Pro phiên bản 18.1.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Intel® Arria® 10 và FPGA SoC
    FPGA Arria® V và FPGA SoC
    FPGA Intel® Stratix® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.