ID bài viết: 000081487 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 04/06/2013

Tín hiệu DDR3 mem_reset_n được kiểm soát bởi một thanh ghi có thể truy cập của người dùng không?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả Không, không có thanh ghi có thể truy cập để kiểm soát trạng thái tín hiệu mem_reset_n của người dùng. Người dùng có thể mem_reset_n xác nhận thông global_reset_n hoặc soft_reset_n đầu vào của bộ điều khiển. Thời gian thời gian mem_reset_n được hiển thị chủ động thấp nằm dưới sự kiểm soát của bộ điều khiển DDR3.
Độ phân giải

Các sản phẩm liên quan

Bài viết này áp dụng cho 20 sản phẩm

FPGA Cyclone® V GT
FPGA Cyclone® V GX
FPGA Cyclone® V E
FPGA Arria® V GX
FPGA SoC Cyclone® V SE
FPGA SoC Cyclone® V ST
FPGA SoC Cyclone® V SX
FPGA Arria® V GT
FPGA Arria® V GZ
FPGA SoC Arria® V ST
FPGA SoC Arria® V SX
FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Stratix® V GX
FPGA Arria® II GZ
FPGA Stratix® III
FPGA Stratix® IV E
FPGA Stratix® IV GT
FPGA Stratix® IV GX

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.