ID bài viết: 000081389 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Tại sao CMU PLL khóa lỏng lẻo trong cấu hình liên kết trước khi tín hiệu bận rộn được hủy hiển thị trong các thiết bị Arria II GX/GZ, Stratix IV GX/GT và Hardcopy GX?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bạn có thể thấy khóa lỏng lẻo CMU PLL trong cấu hình ngoại quan trước khi tín hiệu bận bị hủy hủy hiển thị trong các thiết bị Arria® II GX/GZ, Stratix® IV GX/GT và Hardcopy® GX nếu cmU PLL được tắt trước khi tín hiệu bận rộn ALTGX_RECONFIG bị hủy hủy trong quá trình khủy bù. CMU PLL được cấp nguồn để hiệu chỉnh điện áp bên trong trong cấu hình liên kết.

Người dùng chỉ sử dụng tín hiệu tăng cao pll_locked để kích hoạt giao tx_digitalreset sẽ bị ảnh hưởng.

Giải pháp là chờ tín hiệu ALTGX_RECONFIG đông để hủy đòi hỏi trước khi giám sát các yêu cầu pll_locked.

Các sản phẩm liên quan

Bài viết này áp dụng cho 5 sản phẩm

FPGA Arria® II GX
FPGA Arria® II GZ
FPGA Stratix® IV GT
Thiết bị ASIC HardCopy™ IV GX
FPGA Stratix® IV GX

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.