Sự cố quan trọng
Mô tả
Khi biên dịch một thiết kế cho các Stratix V, hệ thống có thể hiển thị nhiều thông báo cảnh báo liên quan đến PLL tương tự như Sau:
Warning: PLL(s) placed in location FRACTIONALPLL_X0_Y1_N0
do not have a PLL clock to compensate specified - the Fitter will
attempt to compensate all PLL
Warning: PLL(s) placed in location FRACTIONALPLL_X0_Y1_N0
use multiple different clock network types - the PLL will compensate
for output clocks
Warning: PLL cross checking found inconsistent PLL clock
settings:
Warning: Node: mem_if|controller_phy_inst|memphy_top_inst|pll1~FRACTIONAL_PLL|mcntout was
found missing 1 generated clock that corresponds to a base clock with
a period of: 8.000
Warning: Clock: mem_if|ddr3_pll_write_clk was found on
node: mem_if|controller_phy_inst|memphy_top_inst|pll3|outclk with
settings that do not match the following PLL specifications:
Warning: -multiply_by (expected: 21, found: 4264000)
Warning: -divide_by (expected: 5, found: 1000000)
Warning: -phase (expected: 0.00, found: 90.00)
Cần có những thông báo cảnh báo này và có thể bỏ qua.
Độ phân giải
Không có giải pháp khắc phục sự cố này. Bạn có thể bỏ qua một cách an toàn các thông báo lỗi.