ID bài viết: 000081272 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 29/10/2014

Tại sao tín hiệu CPL_ERR không chuyển đổi các bit trạng thái lỗi thích hợp trong thanh ghi Không gian cấu hình?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • IP cứng Avalon-MM Arria® V cho IP FPGA Intel® PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố với IP cứng Altera® cho PCI Express® trong các thiết bị Arria® V và Cyclone® V, việc chuyển đổi tín hiệu cpl_err sẽ không ghi lại lỗi trong thanh ghi Trạng thái lỗi. Sự cố này ảnh hưởng đến tất cả các tín hiệu cpl_err[*] , nhưng không ảnh hưởng đến các tín hiệu cpl_err_func .

    Độ phân giải

    Logic lớp ứng dụng phải thực hiện ghi LMI vào thanh ghi lỗi thích hợp và tạo TLP thích hợp để giải quyết vấn đề được mô tả. Xem Bảng 2-29 Giá trị Trường Trạng thái Hoàn thành, trong Thông số kỹ thuật PCI Express Base 3.0.

    Vấn đề này không được lên kế hoạch để được khắc phục trong bản phát hành phần mềm Quartus® II trong tương lai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 7 sản phẩm

    FPGA Cyclone® V GT
    FPGA Arria® V GT
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Cyclone® V GX
    FPGA Arria® V GX
    FPGA SoC Cyclone® V SE

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.