ID bài viết: 000081245 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 28/08/2012

Tại sao JTAG UART của tôi trở nên không ổn định khi FPGA đặt lại?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

JTAG UART có thể trở nên không ổn định nếu chân DEV_CLRn trên đầu vào FPGA đã được chỉ định (trong phần mềm Quartus® II) để tạo cài đặt lại trên toàn thiết bị và FPGA được đặt lại trong khi JTAG UART đang hoạt động.

Để giải quyết vấn đề này, không sử dụng chức năng DEV_CLRn hành trong các thiết kế với JTAG UART.  Tắt cài đặt Enable device wide reset (DEV_CLRn) trong phần mềm Quartus II.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

Thiết bị có thể lập trình Intel®

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.