ID bài viết: 000080746 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 02/05/2014

Giao diện thụ động Avalon-MM Txs 128-bit của IP cứng Altera cho yêu cầu đọc/ghi xử lý PCI Express với ByteEnable=0x01?

Môi Trường

  • Phần mềm thiết kế Intel® Quartus® Prime
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong phần mềm Quartus® II phiên bản 13.1 và cũ hơn, giao diện thụ động 128-bit Avalon-MM® Txs của IP cứng cho PCI Express* không thể tạo ra một gói PCI Express TLP chính xác khi byteEnable = 0x01, 0x03 hoặc 0x7 ở giao diện Avalon-MM.

    Avalon-MM hoạt động chính xác với số lượng burst = 1 và byte sau cho phép (Bật byte DW)

    16'hF000
    16'h0F00
    16'h00F0
    16'h000F
    16'hFF00
    16'h0FF0
    16'h00FF
    16'hFFF0
    16'h0FFF
    16'hFF

    Độ phân giải

    Để giải quyết vấn đề này, hãy sử dụng giao diện thụ động Avalon-MM Txs 64bit hoặc đặt ByteEnable thành nhiều hơn 0x07 (bật 4 byte trở lên) với giao diện thụ động Avalon-MM Txs 128 bit.

    Hiện không có kế hoạch khắc phục sự cố này.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 5 sản phẩm

    FPGA Cyclone® V và FPGA SoC
    FPGA Intel® Cyclone® 10
    FPGA Stratix® V
    FPGA Arria® V và FPGA SoC
    FPGA Intel® Arria® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.