ID bài viết: 000080667 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 16/03/2021

Tại sao đầu ra của Intel® Stratix® 10 CIC Intel® FPGA IP Core cho Phần mềm Prime Pro Edition phiên bản Intel® Quartus® Prime Pro phiên bản 18.1 thiết kế ví dụ bị kẹt ở mức 0 trong mô phỏng?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® CIC
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố với Intel® FPGA IP CIC Intel® Stratix® 10 trong phần mềm Phần mềm Prime Pro Edition phiên bản 18.1 Intel® Quartus®, bạn có thể quan sát thấy đầu ra của IP này bị kẹt ở mức 0 trong mô phỏng khi IP được định cấu hình với loại bộ lọc Decimator và tính năng "Bật hệ số thay đổi tốc độ thay đổi" được BẬT.

    Độ phân giải

    Để khắc phục sự cố này, thay đổi dữ liệu thô đầu vào trong cic_ii_0_example_design_tb_input.txt trong thư mục test_data thành định dạng sau:

    data1, yếu tố 1

    dữ liệu2, yếu tố 2

    ...

    Ví dụ:

    0,8

    16,8

    ...

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.