ID bài viết: 000080511 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 04/02/2020

Tại sao cổng "sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q" được tạo trong IP cứng Intel® Arria® 10/Cyclone® 10 cho tệp PCI Express* Verilog khác với tên cổng trong danh sách netlist EDA?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP cứng Intel® Arria® 10 Cyclone® 10 cho PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 19.4 trở lên, bạn có thể thấy sự không phù hợp giữa tệp Verilog HDL được tạo cho IP cứng Intel® Arria® 10/Cyclone® 10 cho PCI Express* và danh sách netlist EDA.

    Tập tin HDL Verilog: sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q

    /quartus/eda/sim_lib/twentynm_hip_atoms.v: sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_Q

    Độ phân giải

    Để giải quyết vấn đề này, chỉnh sửa tên cổng thành "sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q"

    Sự cố này đã được khắc phục bắt đầu với phiên Intel® Quartus® Prime Pro phiên bản 20.1.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA Intel® Cyclone® 10
    FPGA Intel® Arria® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.