ID bài viết: 000080371 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 08/07/2019

Tại sao tôi thấy các vi phạm thời gian phục hồi từ usr_rst_r đến iopll_mac_clk trong thiết bị Intel Agilex® 7 khi sử dụng các biến thể PAM4 của lõi Interlaken IP (thế hệ thứ 2) Intel® FPGA IP?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
    IP FPGA Intel® Interlaken (Thế hệ thứ 2)
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Sự cố quan trọng

Mô tả

Do vấn đề với việc triển khai PAM4 Interlaken IP Core (thế hệ thứ 2) Intel® FPGA IP, có thể thấy các vi phạm thời gian khôi phục thời gian đóng cửa từ usr_rst_r đến iopll_mac_clk trong thiết bị Intel Agilex® 7 trong Phần mềm Intel® Quartus® Prime phiên bản Pro v19.2. Sự cố này là do sự cố mô hình hóa usr_rst_r đồng bộ với Đồng hồ tham chiếu IOPLL. Hướng dẫn Sử dụng IOPLL chỉ ra rằng cổng đặt lại không đồng bộ với đồng hồ tham chiếu.

 

 

 

Độ phân giải

Lỗi thời gian phục hồi từ usr_rst_r lỗi iopll_mac_clk sai và có thể được bỏ qua một cách an toàn.

Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành trong tương lai của Phiên bản Phần mềm Intel® Quartus® Prime Phiên bản Pro.

Các sản phẩm liên quan

Bài viết này áp dụng cho 2 sản phẩm

Intel Agilex® 7 FPGAs and SoC FPGAs F-Series
Intel Agilex® 7 FPGAs and SoC FPGAs

1

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.