ID bài viết: 000080371 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 08/07/2019

Tại sao tôi thấy các vi phạm thời gian phục hồi từ usr_rst_r đến iopll_mac_clk trong thiết bị Intel Agilex® 7 khi sử dụng các biến thể PAM4 của lõi Interlaken IP (thế hệ thứ 2) Intel® FPGA IP?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® Interlaken (Thế hệ thứ 2)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Do vấn đề với việc triển khai PAM4 Interlaken IP Core (thế hệ thứ 2) Intel® FPGA IP, có thể thấy các vi phạm thời gian khôi phục thời gian đóng cửa từ usr_rst_r đến iopll_mac_clk trong thiết bị Intel Agilex® 7 trong Phần mềm Intel® Quartus® Prime phiên bản Pro v19.2. Sự cố này là do sự cố mô hình hóa usr_rst_r đồng bộ với Đồng hồ tham chiếu IOPLL. Hướng dẫn Sử dụng IOPLL chỉ ra rằng cổng đặt lại không đồng bộ với đồng hồ tham chiếu.

     

     

     

    Độ phân giải

    Lỗi thời gian phục hồi từ usr_rst_r lỗi iopll_mac_clk sai và có thể được bỏ qua một cách an toàn.

    Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành trong tương lai của Phiên bản Phần mềm Intel® Quartus® Prime Phiên bản Pro.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7 Chuỗi F
    Intel® Agilex™ FPGA và SoC FPGA

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.