Cảnh báo (332009): Thời gian khởi chạy và chốt cho mối...

Môi Trường

ID Lỗi: 2205733344

Phiên bản Quartus

Phần mềm thiết kế Intel® Quartus® Prime

Phiên bản tìm thấy: 0.0

Mô tả

Khi biên dịch bộ điều khiển DDR3 SDRAM dựa trên UniPHY, bạn có thể nhận được cảnh báo trên giữa pll_ref_clk và pll_afi_clk/pll_write_clk.

Cảnh báo này là do tỷ lệ không phải số nguyên giữa tần số xung nhịp tham chiếu PLL và tần số hoạt động, buộc thời gian cạnh khởi chạy và chốt vượt quá phạm vi giá trị thời gian cho phép.

Độ phân giải

Cảnh báo có thể được bỏ qua một cách an toàn. Nếu bạn muốn tránh cảnh báo, bạn có thể thử một trong hai cách giải quyết này.

Giải pháp thay thế 1: Thêm ràng buộc "set_false_path" giữa pll_ref_clk và pll_afi_clk/pll_write_clk vì không có đường dẫn thời gian giữa xung nhịp đầu ra pll_ref_clk và PLL.

Giải pháp thay thế 2: Thay đổi tần số của xung nhịp tham chiếu PLL để có tỷ lệ số nguyên giữa tần số xung nhịp tham chiếu PLL và tần số hoạt động.

Các sản phẩm liên quan

Bài viết này áp dụng cho 16 sản phẩm

FPGA Cyclone® V GX

FPGA Stratix® V GT

FPGA Stratix® V GX

FPGA Arria® V GX

FPGA Cyclone® V GT

FPGA Arria® V GT

FPGA Arria® V GZ

FPGA Cyclone® V E

FPGA SoC Arria® V ST

FPGA SoC Arria® V SX

FPGA Stratix® V

FPGA SoC Cyclone® V SE

FPGA SoC Cyclone® V ST

FPGA SoC Cyclone® V SX

FPGA Stratix® V E

FPGA Stratix® V GS

Chọn ngôn ngữ của bạn

Sử dụng tìm kiếm trên Intel.com

Liên kết nhanh

Các tìm kiếm gần đây

Tìm kiếm chuyên sâu

Chỉ tìm kiếm trong

Cảnh báo (332009): Thời gian khởi chạy và chốt cho mối quan hệ giữa đồng hồ nguồn: và đồng hồ đích: nằm ngoài phạm vi thời gian hợp pháp. Sự khác biệt về mối quan hệ là chính xác, tuy nhiên thời gian khởi chạy được đặt thành 0.

Môi Trường

Cần thêm trợ giúp?

Tuyên bố miễn trừ trách nhiệm