Giới thiệu
Nếu Bộ điều khiển DDR3 SDRAM của bạn với thiết kế UniPHY ở 533MHz đáp ứng các tiêu chí cơ bản được liệt kê bên dưới và bạn đã thực hiện một số phân tích sơ bộ của thiết kế đã biên dịch ngay lập tức với cấu hình giao diện bộ nhớ mong muốn của mình, bạn nên thông báo cho FAE địa phương của mình và yêu cầu liên lạc thêm với nhóm Tiếp thị Kỹ thuật HardCopy và Trung tâm thiết kế HardCopy (HCDC) về cơ hội thiết kế. HCDC sẽ yêu cầu phân tích thêm về thiết kế và có khả năng cần thực hiện địa điểm thử nghiệm và tuyến đường của thiết kế trong luồng thiết kế HCDC ASIC để xác nhận thời gian đóng là có thể đạt được trên thiết kế cho trước khi mọi chấp nhận thiết kế để di chuyển HardCopy (cột mốc DR2) sẽ diễn ra.
Nền
Phần mềm Quartus® II phiên bản 10.1of UniPHY DDR3 Megafunction đã được Trung tâm thiết kế HardCopy xác thực thông qua lộ trình thử nghiệm, mặc dù không có thông tin vật lý nào từ thiết kế thử nghiệm được thực hiện.
Thiết kế được thực hiện bằng cách sử dụng phần mềm Quartus II phiên bản 10.1 Build 145 và được xây dựng bằng cách sử dụng giao diện bộ điều khiển bộ nhớ duy nhất được định cấu hình cho giao diện DDR3 533 MHz DDR3 533 MHz một cấp bậc chứa trên một cạnh của thiết bị I/O, sử dụng giao diện HC4GX35FF1152 tại điều kiện vận hành thương mại (nhiệt độ giao tiếp 0C và 85C). Đạt được thời gian kết quả cho trường hợp thử nghiệm cho trước ở tất cả các góc PVT được phân tích, nhưng chỉ còn lại rất ít giao dịch tích cực (biên thiết lập tích cực <20ps). Do biên rất hạn chế, một số triển khai được xây dựng bằng cách sử dụng nguyên mẫu FPGA có thể hoạt động cho FPGA trong thử nghiệm hệ thống, nhưng có thể gặp vấn đề nếu chuyển sang thiết bị HardCopy® và không được hiển thị hoàn toàn đáp ứng tất cả các yêu cầu thời gian trong phân tích thời gian tĩnh. Có những khác biệt vật lý cố hữu và sự khác biệt triển khai giữa FPGA và hardCopy các thiết bị ngăn chặn các kết quả thời gian từ bao giờ giống hệt nhau giữa hai thiết bị.
Thiết lập thiết kế sử dụng bảng mặc định và các tham số tốc độ nghiên cứu được cung cấp trong UniPHY Megafunction như được hiển thị trong tệp dut_timing.tcl do IP Megawizard tạo ra.
Vì mỗi hệ thống được thiết kế đều khác nhau, bạn cần so sánh các cài đặt này với môi trường hệ thống của mình để xem thiết kế của bạn có tương đương với các cài đặt này hay không. Một số chi tiết triển khai sẽ thay đổi và có thể giúp hoặc ngăn cản kết quả slack thời gian. Ví dụ, tốc độ quay vòng giảm áp lực đối với I/O sẽ gây tổn hại đến biên thời gian ghi DQ/DQS, nhưng vi phạm theo dõi bo mạch chặt chẽ hơn trong nhóm DQ/DQS sẽ giúp định thời gian biên.
Tiêu chí thiết kế
Yêu cầu cơ bản đối với các thiết kế HardCopy IV GX sử dụng Bộ điều khiển DDR3 SDRAM 533 MHz với UniPHY:
· Chỉ sử dụng IP UniPHY DDR3 được phát hành với phần mềm Quartus II phiên bản 10.1 trở lên. IP Altmemphy sẽ không đạt được 533 MHz trong các thiết bị Hardcopy IV GX.
· Chỉ sử dụng các thiết bị HardCopy IV GX với gói FF, các gói LF hoặc WF sẽ không đạt được 533 MHz; Lựa chọn lựa FPGA lựa chọn lựa chọn lựa chọn lựa chọn phù hợp của bạn mở tùy thuộc vào mật độ của bạn.
· Được hỗ trợ triển khai cấp bậc duy nhất, việc triển khai đa cấp bậc sẽ giảm giới hạn hiệu suất và sẽ không đạt được 533 MHz do tải ký sinh trùng trên mỗi chân trên các thiết bị HardCopy và FPGA và các giới hạn trong bàn làm việc.
· Điều kiện vận hành thương mại nên được chỉ định trong thiết lập dự án (0C và 85C cho nhiệt độ giao tiếp tối thiểu/tối đa). Thiết bị Hardcopy IV GX sẽ không đạt được thời gian đóng cho giao diện DDR3 533 MHz cho các điều kiện hoạt động công nghiệp.
· Xung quanh I/O không được đảm bảo hoạt động cho DDR3 ở 533 MHz trong các thiết bị Hardcopy IV GX. Chứa toàn bộ vị trí I/O giao diện bộ nhớ DDR3 trên cùng một cạnh của đế bán dẫn bằng cách sử dụng bộ lập kế hoạch chân và thông tin ngân hàng I/O. Tất cả các chân địa chỉ và lệnh cũng như chân DQ/DQS/DM cũng như đầu vào đồng hồ tham chiếu cho PLL được sử dụng trong DDR3 Megafunction.
· Không điều khiển đồng hồ tham chiếu đến PLL thông qua một đường dẫn bên trong trước chân inclk tham chiếu PLL. Điều này bao gồm một đồng hồ tham chiếu nhập vào chân I/O cạnh khác nhau và định tuyến thông qua tài nguyên Global Clock nơi vị trí PLL được tạo tức thì của IP DDR3. Sử dụng chân đầu vào đồng hồ chính gần vị trí PLL để cung cấp đồng hồ tham chiếu của bạn cho PLL. Không lập chớp đồng hồ tham chiếu PLL cascade.
· Tuân thủ tốt nhất có thể với cài đặt độ trễ theo dõi thời gian mặc định và bo mạch được tìm thấy trong DDR3 IP Megawizard khi xây dựng thiết kế giao diện bộ nhớ của bạn. Bất kỳ sự sai lệch nào ngoài các giá trị được chỉ định có thể ngăn chặn việc đóng thời gian thành công của giao diện bộ nhớ.
· Thiết kế để có quyền kiểm soát và đồng bộ hóa các tín hiệu đặt lại của bộ điều khiển IP DDR3 và logic đường dẫn dữ liệu. Thiết kế sao cho nó có thể tái thiết kế không đồng bộ cho tất cả các khu vực, nhưng tháo đồng bộ cài đặt lại trong các tên miền đồng hồ cục bộ để đảm bảo khôi phục và xóa thiết lập lại thích hợp.
· Sử dụng các công cụ mô phỏng để trích xuất dữ liệu tốc độ nghiêng trong trường hợp xấu nhất trên giao diện I/O bộ nhớ và cung cấp thông tin đó trong DDR3 IP Megawizard để cải thiện độ chính xác thời gian và biên thời gian. Nếu không có công cụ mô phỏng, hãy sử dụng Công cụ lập kế hoạch mô hình bo mạch I/O Timing (AIOT) nâng cao được tìm thấy trong Trình lập kế hoạch chân phần mềm Quartus II để mô hình hóa môi trường theo dõi bo mạch của bạn và sau khi biên dịch thiết kế, trích xuất dữ liệu tỷ lệ lưu hành trong trường hợp xấu nhất từ báo cáo TimeQuest STA từ phần "Chỉ số toàn vẹn tín hiệu" của <một bản >.sta.rpt. Sử dụng thông tin tốc độ xoay thay cho dữ liệu mô phỏng được rút ra trong DDR3 IP Megawizard, sau đó xóa mô hình bo mạch AIOT khỏi thiết kế của bạn cho các chân giao diện DDR I/O để ký sinh trùng bo mạch không được tính gấp đôi trong phân tích, vì các hạn chế về thời gian DDR3 và phân tích hiệu chỉnh sẽ tính đến các hiệu ứng bo mạch nếu các tham số được nhập chính xác vào Megawizard.
· Xây dựng khả năng kiểm soát có thể truy cập của người dùng vào thiết kế của bạn cho các cổng giao diện gỡ lỗi và cổng định cấu hình lại DLL/PLL có sẵn trong DDR3 IP Megawizard khi hộp kiểm "Khả năng tương thích HardCopy" được bật trong cài đặt Megawizard.